Oui, vous pouvez instantanément créer un modèle DDR3 UniPHY maître/esclave dans votre fichier de dossier de haut niveau, mais vous devez modifier le master_instname dans le nom _< appareilneinstance>_p0_timing.tcl pour refléter la nouvelle hiérarchie du maître. Si ce n’est pas le cas, cela mène à plusieurs avertissements de contrainte ignorés pendant la compilation et les interfaces DDR3 peuvent ne pas répondre au timing.
Dans la version 11.1 et ultérieure du logiciel Quartus® II, lorsque vous générerez un exemple de conception pour un contrôleur maître DDR3, la conception de l’exemple contiendra deux instances DDR3. Instance IF0 est le contrôleur maître et l’instance IF1 est le contrôleur esclave. Le fichier p0_timing.tcl du contrôleur esclave aura la variable master_instname définie sur le nom d’instance du maître comme suit :
définir ::master_instname « if0 »
Si vous placez la conception de l’exemple maître/esclave dans un fichier d’emballage de haut niveau, vous devez modifier le nom __p0_timing.tcl pour refléter le nouveau niveau de hiérarchie. Par exemple, si le cœur DDR3 est appelé « ddr3_test » et que la conception de l’exemple est placée dans un emballage de haut niveau avec un nom d’instance « ddr3_test_inst », la variable master_instname dans le fichier ddr3_test_if1_p0_timing.tcl doit être modifiée comme suit :
définir ::master_instname « ddr3_test_inst|if0 »
Après avoir effectué les modifications, recompilez la conception. Vous ne devez plus voir les contraintes ignorées pour le cœur DDR3, et le rapport de rapport DDR dans TimeQuest doit respecter toutes les synchronisations.