ID de l'article: 000084096 Type de contenu: Dépannage Dernière révision: 24/03/2014

Pourquoi y a-t-il des violations de synchronisation dans mon Intel® FPGA IP PLL Reconfig ?

Environnement

  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La fréquence maximale des mgmt_clk entrées d’horloge et scanclk de reconfiguration pour la reconfiguration PLL est spécifiée dans les fiches techniques des périphériques respectifs pour les périphériques Stratix® V, Arria® V et Cyclone® V avec le symbole tDYCONFIGCLK.

     

    Résolution

    Le Intel® FPGA IP PLL Reconfig peut nécessiter une fréquence d’horloge plus faible pour atteindre la fermeture du timing.  Vous devez utiliser l’analyseur de synchronisation pour mgmt_clk vous assurer que la fréquence d’horloge de votre choix et/ou scanclk répondra aux exigences de synchronisation de votre appareil choisi.

    Produits associés

    Cet article concerne 15 produits

    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.