ID de l'article: 000084098 Type de contenu: Dépannage Dernière révision: 01/07/2013

Les interfaces LPDDR2 sur Arria les périphériques SoC V peuvent tomber en panne lors de l’exécution

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits LPDDR2.

    En raison des modèles de synchronisation préliminaires, les interfaces LPDDR2 sur Arria Les périphériques SoC V peuvent tomber en panne dans la synchronisation post-alésée dans le rapport DDR.

    Résolution

    La solution à ce problème est d’ignorer le timing postamble Échecs.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Arria® V

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.