ID de l'article: 000084197 Type de contenu: Dépannage Dernière révision: 06/08/2014

Pourquoi les modifications ECO apportées à la chaîne de retard D3 1 ne sont-elles pas correctement mises en œuvre ?

Environnement

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 14.0 et antérieures du logiciel Quartus® II, vous pouvez constater que les modifications ECO apportées à la chaîne de retard D3 1 ne sont pas implémentées correctement. Le changement n’est pas effectif et aucune différence n’est observée dans la netlist de synchronisation ou dans le matériel.

    Ce problème affecte les périphériques Arria® V et Cyclone® V.

    Résolution

    Pour contourner ce problème, n’utilisez pas le flux ECO pour modifier le paramètre Chaîne de retard D3 1.

    Vous pouvez définir la valeur de la chaîne de retard D3 1 en utilisant l’affectation D3_DELAY et en recompilant la conception.

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® II.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Cyclone® V

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    Avertissement

    1

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