ID de l'article: 000084239 Type de contenu: Dépannage Dernière révision: 16/08/2012

Pourquoi le fitter du logiciel Quartus II indique-t-il parfois des commandes de compteur de sortie PLL différentes de celles que j’ai utilisées dans ma conception ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous insézez instantanément un PLL dans Arria® II, Cyclone® III, Cyclone IV, Stratix® III et les périphériques Stratix IV, il est possible que vous trouviez wire_pll1_clk[X] ne fait pas de mappage pour le contrer[X]. Par exemple, il est possible que vous trouviez wire_pll1_clk[3] n’utilise pas la technologie C3 dans le rapport de l’installateur. Cela est le comportement attendu, car le fitter place les horloges de sortie PLL en fonction des ressources de routage requises pour le réseau d’horloge.

 

Si vous souhaitez wire_pll1_clk[X] au changement de phase dynamique, vous devrez sélectionner le compteur de phasecounterselect pour C[X] selon le tableau « Phase Counter Select Mapping » (Mappage sélectionné par le compteur de phase) dans le manuel du périphérique. Lecounterselect de phase sera conforme au code RTL. Le mappage physique par le fitter est une opération de cartographie physique par le fitter.

Produits associés

Cet article concerne 10 produits

FPGA Stratix® III
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Cyclone® III
FPGA Cyclone® III LS
FPGA Cyclone® IV E
FPGA GX Cyclone® IV
FPGA Stratix® IV E
FPGA Stratix® II GT
FPGA Stratix® II GX

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