Lorsque vous insézez instantanément un PLL dans Arria® II, Cyclone® III, Cyclone IV, Stratix® III et les périphériques Stratix IV, il est possible que vous trouviez wire_pll1_clk[X] ne fait pas de mappage pour le contrer[X]. Par exemple, il est possible que vous trouviez wire_pll1_clk[3] n’utilise pas la technologie C3 dans le rapport de l’installateur. Cela est le comportement attendu, car le fitter place les horloges de sortie PLL en fonction des ressources de routage requises pour le réseau d’horloge.
Si vous souhaitez wire_pll1_clk[X] au changement de phase dynamique, vous devrez sélectionner le compteur de phasecounterselect pour C[X] selon le tableau « Phase Counter Select Mapping » (Mappage sélectionné par le compteur de phase) dans le manuel du périphérique. Lecounterselect de phase sera conforme au code RTL. Le mappage physique par le fitter est une opération de cartographie physique par le fitter.