ID de l'article: 000084362 Type de contenu: Dépannage Dernière révision: 01/01/2015

Pourquoi l’émetteur-récepteur PLL et/ou CDR ne se verrouille-t-il pas après la mise sous alimentation des émetteurs-récepteurs Stratix IV et Arria II GX.

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Altera a identifié ce problème dans des conceptions compilées à l’aide des versions 9.0 SP2 ou antérieures du logiciel Quartus® II.

    Appareils affectés: Stratix® IV GX, Stratix® IV GT, Arria® II GX

    Solution : pour tous les modèles, sauf les deux cas répertoriés ci-dessous, téléchargez le correctif suivant sur le quartus® II version 9.0 SP2 et recompilez la conception.

    Windows-

    Logiciel Quartus II version 9.0 SP2 Windows Patch 2.53

    Linux-

    Logiciel Quartus II version 9.0 SP2 Linux Patch 2.53

    Cas d’exception 1 : Tous les canaux d’émetteur-récepteur instantané des deux côtés du périphérique sont configurés comme des « émetteurs uniquement » et ne sont pas connectés à un contrôleur de reconfiguration dynamique (altgx_reconfig Megafunction)

    Cas d’exception 2 : Aucun canal d’émetteur-récepteur n’est instantané sur le côté gauche du périphérique, mais une ou plusieurs broches refclk dédiées du côté gauche sont utilisées comme broche d’entrée d’horloge FPGA. Le même cas s’applique pour le côté droit du périphérique.

    Solution pour les cas 1 et 2 d’exception : Instantanément, de chaque côté du périphérique, un canal de réception de décomédiation correspondant aux conditions indiquées dans les cas d’exception 1 ou cas 2. Téléchargez le correctif à l’aide des liens indiqués ci-dessus. Installez le correctif sur le logiciel Quartus II version 9.0 SP2 et recompilez votre conception.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® II GT
    FPGA Stratix® II GX
    FPGA Arria® II GX
    FPGA Arria® II

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