ID de l'article: 000084365 Type de contenu: Dépannage Dernière révision: 30/06/2014

Pourquoi les derive_pll_clocks ne limitent-ils pas automatiquement les horloges de sortie PLL ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® II, la commande SDC (Synopsys Design Constraint) derive_pll_clocks peut ne pas limiter correctement les sorties de la boucle PLL (phase-locked loop). Ce problème se produit lorsque votre conception utilise le commutateur d’horloge PLL dans les périphériques 28 nm, y compris les périphériques Stratix® V, Arria® V et Cyclone® V. À cause de ce problème, la commande derive_pll_clocks ne crée pas automatiquement les horloges générées sur les sorties PLL par rapport à chaque entrée d’horloge de référence.

    Résolution

    Pour contourner ce problème, limitez les sorties PLL manuellement à l’aide de create_generated_clock commandes SDC. Reportez-vous à la section Articles connexes pour plus d’informations.

    Ce problème est résolu à partir de la version 11.0 du logiciel Intel® Quartus® Prime Pro ou Standard Edition.

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