ID de l'article: 000084514 Type de contenu: Dépannage Dernière révision: 26/01/2015

Quelles contraintes de synchronisation dois-je appliquer pour le signal d’horloge généré par le curseur interne MAX®10 ?

Environnement

  • Logiciel Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En fonction de la configuration de l’ortérieur interne Max®, vous devez appliquer une des deux contraintes de synchronisation ci-dessous :

    Pour un paramètre de fréquence d’horloge de 116 MHz :

    test de create_clock -nom -période 116 MHz [get_pins -compatibilité {<path to instancve>|int_osc_0|oscillator_dut|clkout}]

    Pour un paramètre de fréquence d’horloge de 55 MHz :

    create_clock -nom test -période 55 MHz [get_pins -compatibilité {<path to instancve>|int_osc_0|oscillator_dut|clkout}]

    Résolution

    Cette contrainte sera automatiquement ajoutée dans une prochaine version du logiciel Quartus® II.

    Ce problème a été résolu dans Intel® Quartus® version 15.0 du logiciel

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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