ID de l'article: 000084780 Type de contenu: Dépannage Dernière révision: 11/09/2012

Mon modèle IBIS FPGA reflète-t-il avec précision la déformation du cycle d’exploitation de mon signal de sortie FPGA ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Le modèle de tampon d’E/S reflétera avec précision la déformation du cycle d’exploitation causée par la mémoire tampon elle-même.  Cependant, le modèle de mémoire tampon ne représente aucun dcD sur le signal qui se fournit dans la mémoire tampon de sortie.  Comme le tampon de sortie peut être alimenté par un signal provenant de n’importe quelle source, le modèle de simulation n’a aucune idée de l’adlux de l’unité de stockage DCD telle qu’elle se alimente.

Pour plus de détails, contactez le fournisseur de votre outil de simulation pour savoir si l’outil peut le modeler.

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