Si les caractères de contrôle ne sont pas disponibles dans le flux de données de l’émetteur, l’option suivante est disponible lors de la configuration d’un récepteur LVDS dans Cyclonepériphériques® III.
Si l’horloge de référence est le facteur de taux de données/de déserialisation (un bord montant par mot série), la limite du mot est déterministe. Par exemple, si votre système contient 800 Mbit/s x8 données SERDES et que l’horloge reçue est de 100 MHz, alors pour chaque bord montant de l’horloge de référence, vous recevez un mot série 8 bits. À l’aide de la simulation de synchronisation, vous pouvez déterminer la position par défaut du bit dans le mot que cette interface sera mise sous alimentation, ou une fois que l’ensemble est appliqué à la PLL.
Si l’horloge de référence n’est pas stable lorsque le périphérique se configure, les changements de phase de la PLL peuvent être aléatoires, ce qui peut entraîner un alignement aléatoire des mots. Réinitialisez la PLL pour revenir à une position déterministe. Le meilleur guide pour l’exécution libre des données est d’utiliser une horloge qui vous donne la relation déterministe avec l’alignement des mots.À l’aide d’une simulation de synchronisation ou de mesures réalisées en laboratoire, vous pouvez déterminer combien de pouls de glisser des bits sont nécessaires pour s’appliquer au circuit d’alignement des données afin d’aligner correctement les mots. Ensuite, construisez une machine d’état simple pour implémenter ces pulsations de glisser bit après l’affirmation du verrou PLL et sa stabilité, que ce soit après la réinitialisation asynchrone ou la mise sous tension lorsque le périphérique entre en mode utilisateur.