ID de l'article: 000085071 Type de contenu: Dépannage Dernière révision: 11/09/2012

Quel est l’ordre correct de l’en-tête DW dans le bus PCIe err_desc_func0 ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’ordre correct de l’en-tête DW dans err_desc_func0 est :
    err_desc_func0[127:0] = {header0, header1, header2 et header3};

    Où:
    * Header0 = 1er DW = > Header Byte0, Header Byte1, Header Byte2, Header Byte3
    * Header1 = 2e DW = > Header Byte4, Header Byte5, Header Byte6, Header Byte7
    * Header2 = 3e DW = > Header Byte8, Header Byte9, Header Byte10, Header Byte11
    * Header3 = 4e DW = > header byte12, octet en tête 13, octet en tête 14, octet en tête15

    Remarque : l’en-tête 3 n’est applicable que pour le format d’en-tête de quatre DW.

    La règle ci-dessus est valide pour tous les périphériques qui prennent en charge PCIe® cœur, y compris S4GX, A2GX et C4GX.
    Elle est également appliquée à la fois pour l’IP soft et l’IP dure.

    Résolution

    Quelques mises à jour du formatage :

    L’ordre correct de l’en-tête DW dans err_desc_func0 est :
    err_desc_func0[127:0] = {header0, header1, header2 et header3};

    Où:
    * Header0 = 1er DW => {Header Byte0, Header Byte1, Header Byte2, Header Byte3}
    * Header1 = 2e DW => {Header Byte4, Header Byte5, Header Byte6, Header Byte7}
    * Header2 = 3e DW => {Header Byte8, Header Byte9, Header Byte10, Header Byte11}
    * Header3 = 4e DW => {Header Byte12, Header Byte13, Header Byte14, Header Byte15}

    Remarque : l’en-tête 3 n’est applicable que pour le format d’en-tête de quatre DW.

    La règle ci-dessus est valable pour tous les périphériques qui prennent en charge le cœur PCIe, y compris S4GX, A2GX et C4GX.
    Elle est également appliquée pour les deux IP soft.

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    FPGA Arria® II GX
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