ID de l'article: 000085107 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi avl_ready décline-t-elle ses affirmations après une demande en lecture ou en écriture ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous utilisez le contrôleur de fréquence trimestrielle DDR3 UniPHY, vous remarquerez peut-être que avl_ready diminue immédiatement après une demande de lecture ou d’écriture. Cela entraîne une faible efficacité de lecture et d’écriture du contrôleur.

    Il existe un problème connu avec le contrôleur de fréquence trimestrielle où il déclare avl_ready après une commande de rafale d’une taille de rafale supérieure à une. Le contrôleur affirme avl_ready pour un cycle qui bloque la file d’attente de commande Avalon.

    Résolution

    La solution de contournement consiste à utiliser une taille de rafale de un pour atteindre l’efficacité maximale ou à utiliser une taille de rafale plus grande, telle que 32 ou 64, afin de minimiser l’effet du décrochage d’un cycle.

    Ce problème sera résolu dans une version ultérieure du logiciel Quartus® II.

    Produits associés

    Cet article concerne 8 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® II GT
    FPGA Stratix® II GX
    FPGA Stratix® IV E
    FPGA Stratix® III

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