ID de l'article: 000085150 Type de contenu: Messages d'erreur Dernière révision: 27/08/2013

Erreur : le port d’entrée enable0 du récepteur ou de l’émetteur SERDES atom « rx_0 » doit être piloté par un port de sortie d’horloge du PLL rapide

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La ALTLVDS_RX mégafunction dans la version 10.0 SP1 du logiciel Quartus® II définit incorrectement la broche rx_enable sur std_logic_vector (0 downto 0) en mode PLL externe. La syntaxe corrrect doit être std_logic.

    Résolution

    Un correctif est disponible pour résoudre ce problème avec la version 10.0 SP1 du logiciel Quartus II. Téléchargez et installez le correctif 1.114 à partir du lien approprié ci-dessous.

    Ce problème est résolu dans la version 10.1 du logiciel Quartus II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® IV E
    FPGA Stratix® II GX
    FPGA Stratix® II GT
    FPGA Stratix® III

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