En raison d’un problème dans le Quartus® ii version 11.1 SP2 du logiciel et versions antérieures, la derive_pll_clocks
commande de l’analyseur de synchronisation TimeQuest peut générer des horloges à des fréquences incorrectes pour certaines configurations PLL. Ce problème affecte les conceptions ciblant les périphériques Arria® V, Cyclone® V et Stratix® V.
Si la derive_pll_clocks
commande est utilisée avec l’option, la fréquence d’horloge -create_base_clocks
d’entrée peut être deux fois supérieure à la fréquence correcte. Si l’horloge d’entrée a été définie par l’utilisateur, il est possible que les horloges de sortie PLL soient deux fois plus fréquentes.
Ce problème affecte uniquement l’analyse du timing. La PLL implémentée sur le périphérique possède les facteurs de multiplication ou de division corrects.
Si le problème est décrit sur votre implémentation PLL, limitez manuellement vos horloges PLL. Remplacez la derive_pll_clocks
commande par des create_clock et des create_generated_clock
commandes.
Ce problème est résolu à partir de la version 12.0 du logiciel Quartus II.