ID de l'article: 000085162 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi l’analyseur de synchronisation TimeQuest génère-t-il des fréquences d’horloge de sortie PLL incorrectes après avoir exécuté la commande derive_pll_clocks ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le Quartus® ii version 11.1 SP2 du logiciel et versions antérieures, la derive_pll_clocks commande de l’analyseur de synchronisation TimeQuest peut générer des horloges à des fréquences incorrectes pour certaines configurations PLL. Ce problème affecte les conceptions ciblant les périphériques Arria® V, Cyclone® V et Stratix® V.

    Si la derive_pll_clocks commande est utilisée avec l’option, la fréquence d’horloge -create_base_clocks d’entrée peut être deux fois supérieure à la fréquence correcte. Si l’horloge d’entrée a été définie par l’utilisateur, il est possible que les horloges de sortie PLL soient deux fois plus fréquentes.

    Ce problème affecte uniquement l’analyse du timing. La PLL implémentée sur le périphérique possède les facteurs de multiplication ou de division corrects.

    Résolution

    Si le problème est décrit sur votre implémentation PLL, limitez manuellement vos horloges PLL. Remplacez la derive_pll_clocks commande par des create_clock et des create_generated_clock commandes.

    Ce problème est résolu à partir de la version 12.0 du logiciel Quartus II.

    Produits associés

    Cet article concerne 14 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

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