ID de l'article: 000085164 Type de contenu: Dépannage Dernière révision: 29/11/2012

Qu’est-ce que la « spécification minimale de synchronisation de la largeur d’impulsion » du signal de réinitialisation global du contrôleur UniPHY ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La réinitialisation globale dans le contrôleur UniPHY est connectée au port de areset PLL. Par conséquent, la largeur minimale d’impulsion du port PLL (tARESET) pour votre appareil sera la spécification minimale de synchronisation de la largeur d’impulsion.
Par exemple, tARESET pour Stratix® périphériques IV et Stratix® V sont de 10 ns.

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Cet article concerne 7 produits

FPGA Stratix® IV E
FPGA Stratix® II GT
FPGA Stratix® II GX
FPGA Stratix® V E
FPGA Stratix® V GS
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