Lors de la compilation d’une conception Stratix IV DDR3 UniPHY dans le logiciel Quartus® II, vous pouvez obtenir des violations du délai de conservation entre l’horloge du cœur afi_clk
(qui est la sortie CLK[0] de la PLL) et l’horloge de niçage (qui est la memphy_leveling_clk
sortie CLK[2] de la PLL).
Les violations du délai d’attente sont dues à un décalage entre l’horloge centrale qui se trouve sur une double ressource régionale d’horloge et l’horloge de niçage qui se trouve sur une ressource d’horloge mondiale.
Pour résoudre ce problème, attribuez le memphy_leveling_clk
signal d’horloge à une double ressource régionale.