ID de l'article: 000085215 Type de contenu: Dépannage Dernière révision: 19/11/2013

Pourquoi obtenir une violation des délais d’attente lors de la compilation de mon Stratix conception de contrôleur UniPHY SDRAM IV DDR3 dans la version 11.0SP1 du logiciel Quartus II ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de la compilation d’une conception Stratix IV DDR3 UniPHY dans le logiciel Quartus® II, vous pouvez obtenir des violations du délai de conservation entre l’horloge du cœur afi_clk (qui est la sortie CLK[0] de la PLL) et l’horloge de niçage (qui est la memphy_leveling_clk sortie CLK[2] de la PLL).

    Les violations du délai d’attente sont dues à un décalage entre l’horloge centrale qui se trouve sur une double ressource régionale d’horloge et l’horloge de niçage qui se trouve sur une ressource d’horloge mondiale.

    Résolution

    Pour résoudre ce problème, attribuez le memphy_leveling_clk signal d’horloge à une double ressource régionale.

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