ID de l'article: 000085325 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi les signaux DQS et DQSn générés par les contrôleurs hautes performances DDR SDRAM et DDR2 SDRAM I pour les opérations d’écriture ont-ils une impulsion supplémentaire à la fin d’un sursaut d’écriture ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il y a un problème avec les contrôleurs hautes performances I (HPC I) basés sur L’AFI et DDR2 SDRAM, ce qui fait que les signaux DQS et DQSn génèrent une impulsion supplémentaire après une rafale d’écriture, comme le montre la Figure 1 ci-dessous.

Figure 1

Ce problème affecte les conceptions qui utilisent les I de calcul intensif DDR et DDR2 SDRAM de demi-taux ciblant Stratix les périphériques® IV, Stratix III et Arria® II GX. Les DDR et DDR2 SDRAM HPC basés sur l’AFI en mode full-rate ne sont pas affectés.

Ce problème ne posera aucun problème fonctionnel sur votre système si vous utilisez la broche DM. Lorsque l’impulsion supplémentaire est générée après une rafale d’écriture, l’impulsion supplémentaire n’entraîne pas l’écriture de données incorrectes dans la SDRAM, car le contrôleur affirme que la broche DM est haute après l’explosion de l’écriture.

Les DDR et DDR2 SDRAM HPC II ne sont pas affectés par ce problème.

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FPGA Stratix® III

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