ID de l'article: 000085351 Type de contenu: Dépannage Dernière révision: 15/04/2013

En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, il est possible que vous voyiez cette erreur dans Stratix® périphériques V lors de l’utilisation de la ALTLVDS_TX mégafunction en mode PLL externe.

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, il est possible que vous voyiez cette erreur dans Stratix® périphériques V lors de l’utilisation de la méga-fonction ALTLVDS_TX en mode PLL externe.

     

    Erreur : le nœud émetteur SERDES « lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx » n’est pas correctement connecté sur le port « ENABLE0 ». Il doit être connecté à l’un des ports valides répertoriés ci-dessous. Info : Peut être connecté au port LOADEN de stratixv_pll_lvds_output WYSIWYGInfo : peut être connecté au port OUTCLK du generic_pll WYSIWYG

     

     

    Résolution

    Pour contourner ce problème, une mémoire tampon LVDS doit être insérée entre la pll externe et l’instance ALTLVDS du tx_inclock et les ports tx_enable.

    Veuillez consulter l’article ci-dessous pour savoir comment ajouter une mémoire tampon LVDS intermédiaire entre la PLL externe et l’IP ALTLVDS.

    Ce problème est résolu à partir de Intel® Quartus® logiciel Prime Pro Edition version 12.1.

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