Il est possible que cette erreur s’accompagne de l’erreur suivante lors de la compilation du contrôleur uniPHY DDR3 SDRAM généré pour Stratix® périphérique V dans la version 11.0 du logiciel Quartus® II ou une version antérieure du logiciel Quartus II version 11.0SP1.
Erreur : La stratixv_clkena Atom « Hiérarchie| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0 » est une destination illégale
Cette erreur se produit en raison de la cession suivante du signal global effectuée dans le fichier QSF pour le signal pll_write_clk
set_instance_assignment nom GLOBAL_SIGNAL « HORLOGE GLOBALE » à « Hiérarchie| {instance_name}|pll_write_clk »
Cette cession est effectuée à partir de la version de l’IP avant 11.0SP1 et est présente dans le QSF lorsque vous passez à la version 11.0SP1 de Quartus II qui place cette horloge sur l’arbre d’horloge PHY au lieu de global clock tree qui a été utilisé dans la version précédente.
Pour résoudre ce problème, commentez toutes les affectations globales de signal effectuées sur pll_write_clk signal dans votre fichier QSF ou exécutez le fichier {instance_name}_pin_assignments.tcl dans la version 11.0SP1 du logiciel Quartus II après avoir regénéré le cœur.