Lors de l’implémentation du contrôleur hautes performances DDR et DDR2 SDRAM dans Cyclone® III périphériques de Quartus® version 9.0SP2 du logiciel II et antérieures, si les signaux de mem_clk (CK, CK#) sont placés incorrectement, des avertissements de fitter et de Timequest ou des avertissements critiques seront affichés.
Les directives de Altera dans le chapitre Cyclone III de l’interface de mémoire externe indiquent actuellement :
Les broches CK/CK# doivent être placées sur des broches d’E/S différentielles et ne peuvent pas être placées sur la même ligne ou colonne que les broches DQ.
Pour respecter les directives et réaliser une conception correctement limitée, les signaux mem_clk des périphériques Cyclone III doivent être placés sur des broches qui répondent à ces exigences :
- Une paire d’IO différentielle (identifié comme DIFFIO dans le planificateur de broches).
- Sur la même banque ou sur le même côté que les broches des données. Vous pouvez utiliser les deux côté du périphérique pour les interfaces de contournement.
- Ne pas utiliser les broches PLL CLKOUT (identifiées comme L dans le planificateur de broches)
- Comme indiqué dans l’affichage du tampon de planificateur de broches, mem_clk[0] ne doit pas être située dans le même groupe de pastilles de ligne/colonne que les broches DQ interfacées.
Vérifiez votre conception pour vous assurer qu’il n’y a pas d’avertissements critiques.
Le fait de ne pas respecter ces règles peut entraîner un manque de contraintes sur les nœuds d’entrée du DDIO correctement et une synchronisation étroite. En outre, il est possible que les marges de synchronisation de lecture et d’écriture calculées par Time Quest ne soient pas valides.
Les schémas suivants montrent des exemples d’affectations incorrectes et correctes de l’emplacement des broches mem_clk :
Affectation incorrecte
;
Affectation correcte
