bloc de contrôle de l’horloge inférieur.
Cette figure montre incorrectement que les blocs de contrôle de l’horloge gauche et droit alimentent respectivement PLL3 et PLL4. Le chiffre ci-dessous montre les connexions correctes.
Figure 2-12. EP2C20 & Plus grande PLL, CLK[], DPCLK[] & Emplacements des blocs de contrôle d’horloge
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