ID de l'article: 000085925 Type de contenu: Dépannage Dernière révision: 15/03/2017

Pourquoi est-ce qu’une lecture supplémentaire de données est valide sur le Intel® Arria® interface MMR EMIF 10 FPGA ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Si l’interface MMR de votre contrôleur mémoire 10 FPGA Intel® Arria® 10 Intel® FPGA IP est activée, vous remarquerez peut-être que le signal de mmr_readdatavalid l’indique occasionnellement même lorsqu’aucune commande de lecture n’est délivrée.

     

    Le mmr_readdatavalid s’efface de la commande de lecture interne du contrôleur mémoire et peut entraîner le Avalon®'interface hôte à capturer des données de lecture incorrectes.

    Résolution

    L’interface Avalon hôte ne doit accepter mmr_readdatavalid que selon les exigences suivantes :

    • mmr_readdatavalid retourne un cycle après avoir émis une demande de lecture sur le registre MMR ecc1, ecc2, ecc3, ecc4.
    • mmr_readdatavalid retourne trois cycles après avoir délivré une demande de lecture à tous les autres registres MMR autres que ecc1, ecc2, ecc3, ecc4.

    Exemple : l’interface Avalon hôte ne doit accepter mmr_readdatavalid cycle d’horloge qu’après avoir envoyé une demande de lecture pour enregistrer ecc1 (avec mmr_waitrequest signal faible).

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA SoC Intel® Arria® 10 GX

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