En raison d’un problème dans la version 18.1 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, il est possible que vous voyiez cette erreur interne à l’étape du fitter plan lors de la compilation d’une conception Intel® Stratix® 10 FPGA avec plusieurs instances de l’Intel® FPGA IP ALTCLKCTRL. Cette erreur se produit lorsque la fonctionnalité de gating d’horloge est activée et lecteurs logiques dans une seule banque d’E/S ou tuile d’émetteur-récepteur.
Une seule grille d’horloge est prise en charge au sein d’une même tuile de banque/e/s d’E/S ou d’émetteur-récepteur dans Intel® Stratix® 10 périphériques.
Pour éviter l’erreur, réduisez le nombre de blocs de contrôle d’horloge à une seule fonction de gating d’horloge activée dans une même tuile de banque d’E/S ou d’émetteur-récepteur.
Cette configuration devrait fournir un message d’erreur clair dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.