Pourquoi puis-je voir des erreurs fonctionnelles dans le matériel lors de l’utilisation du cœur IP Intel® Stratix® 10 10GBASE-KR PHY ?

En raison d’un problème dans les versions 20.1 et ultérieures du logiciel Intel® Quartus® Prime Pro Edition, il est possible que vous constatiez des pannes matérielles lors de l’utilisation du cœur IP Intel® Stratix® 10 10GBASE-KR PHY.

Ce problème se produit en raison de contraintes de synchronisation incorrectes dans le fichier SDC (Synopsys Design Constraint) Intel® Stratix® de cœur IP Synopsys (SDC) généré automatiquement 10 10GBASE-KR PHY. Les chemins menant à l’xgmii_tx_dc’entrée de l’IP ou à partir de la xgmii_rx_dc sortie de l’IP peuvent être contraints de manière incorrecte. Ce problème peut survenir même si aucune violation de synchronisation n’est signalée dans l’Analyseur de synchronisation.

Seules les implémentations de propriété intellectuelle (PI) avec les topologies d’horloge suivantes sont affectées par ce problème :

• Le port xgmii_tx_clk de l’IP et l’horloge qui alimente la logique ou le MAC qui pilote le port xgmii_tx_dc de l’IP sont tous deux connectés à la même horloge générée externe.

• Le port xgmii_rx_clk de l’IP et l’horloge qui alimente la logique alimentée par le port xgmii_rx_dc de l’IP sont tous deux connectés à la même horloge générée externe

Si votre conception utilise la topologie d’horloge indiquée ci-dessus et est toujours en cours de développement, reportez-vous à la section Résolution pour obtenir des mesures correctives.  Pour les conceptions déjà en production qui utilisent la topologie d’horloge indiquée ci-dessus, suivez ces étapes pour voir s’il existe des violations de synchronisation pour une conception précompilée :

1. Localisez le fichier de ladc 10GBASE-KR PHY généré automatiquement d’origine : \\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc.
2. Renommez ce fichier sur: \\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc.
3. Copiez le fichier corrected-krphy-sdc-to-rename.sdc au lien suivant(corrected-krphy-sdc-to-rename.sdc)au même emplacement, puis renommez-le au même nom que le fichier .sdc original (le nom« altera_xcvr_10gkr_s10_.sdc» avant la modification à l’étape 2).
4. Exécutez à nouveau l’analyse de synchronisation pour le projet et vérifiez les violations.

Remarque : le fichier .sdc auto-généré sera écrasé si l’IP est de manière très performante, de telle sorte que ces étapes devront être reproduites si l’IP est de manière apidée.

Si votre conception est affectée et que vous utilisez les versions 20.3 ou 21.2 du logiciel Intel® Quartus® Prime Pro Edition, téléchargez et installez le correctif concerné à partir de la liste suivante :

Remarque : pour que le correctif prenne effet, le cœur IP 10GBASE-KR PHY doit être endommagé après l’installation du correctif.

• Logiciel Intel Quartus Prime Pro Edition versions 20.3 Patch 0.67 pour Linux (.run)
• logiciel Intel Quartus Prime Pro Edition versions 20.3 patch 0.67 pour windows (.exe)
• Readme for Intel Quartus Prime Pro Edition versions 20.3 du correctif 0.67 (.txt)
• logiciel Intel Quartus Prime Pro Edition versions 21.2 Patch 0.07 pour Linux (.run)
• Logiciel Intel Quartus Prime Pro Edition versions 21.2 patch 0.07 pour windows (.exe)
• Readme for Intel Quartus Prime Pro Edition versions 21.2 du correctif 0.07 (.txt)

Si vous utilisez Intel® Quartus® les versions 20.1, 20.2, 20.4 ou 21.1 du logiciel Prime Pro Edition, installez le correctif 0.07 avec le correctif logiciel v21.2.

Ce problème est résolu à partir du logiciel Intel® Quartus® Prime Pro Edition v21.3.