ID de l'article: 000086516 Type de contenu: Dépannage Dernière révision: 20/12/2018

Le modèle de synchronisation Intel® Stratix® 10 est-il correct dans les versions 18.0 et 18.1 du logiciel Intel® Quartus® Prime Pro Edition ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Non, le modèle de synchronisation Intel® Stratix® 10 de la version 18.0 et 18.1 du logiciel Intel® Quartus® Prime Pro Edition présente une petite erreur de mise à jour. Cela est corrigé dans la version 18.1 Mise à jour 1 du logiciel Intel Quartus Prime Pro Edition.

    Ces scénarios de conception peuvent être affectés :

    • Conceptions utilisant l’horloge synchrone source
    • Conceptions avec transferts entre l’horloge de référence et l’horloge de sortie pour les IOPLs
    • Conceptions avec transferts entre des horloges de sortie provenant de différents IOPL avec différentes horloges de référence

    Presque tous les modèles voient des retards de synchronisation changer, mais la plupart des transferts ne seront pas affectés par la suppression de l’horloge commune (CCPR) ou par le transfert étant asynchrone.

    Résolution

    Tous les modèles Intel Stratix 10 doivent être réanalysés pour le timing dans la version 18.1 mise à jour 1 du logiciel Prime Pro Edition Intel Quartus ou la version patchée de la mise à jour 1 ou 18.0 1.

    Téléchargez et installez le correctif 1.45 pour la mise à jour 18.0 à partir du lien approprié ci-dessous.

    Téléchargez et installez le correctif 0.31 pour 18.1 à partir du lien approprié ci-dessous.

    Pour les conceptions qui sont déjà en production :

    1. Téléchargez et exécutez le script lut8_iobuf_qsh_v3.tcl pour vérifier si la conception compilée est affectée par ce problème.

    Commande -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project -révision < nom derevision> -npaths 100 -débogage 0 -verbose -check_lutmasks -vo_file simulation/modelsim/.vo

    Sortie -> lut8check.rpt, iobuf.rpt, paths.csv

    iobuf.rpt et paths.csv signalent les chemins qui sont affectés par la modification du modèle de synchronisation

    2. S’il n’y a pas de chemin identifié comme affecté, aucune action n’est nécessaire.

    3. S’il existe des chemins identifiés comme affectés et utilisant la Intel Quartus version 18.1 ou antérieure du logiciel Prime Pro Edition, l’analyse de synchronisation des rediffusions à l’aide de la version patchée du logiciel Intel Quartus Prime Pro Edition version 18.0 Mise à jour 1 ou 18.1

    Un.       S’il n’y a pas de marge suffisante, recompilez la conception.
    B.      S’il y a suffisamment de marge, vous pouvez choisir de ne réaliser aucune action
     
    Étapes pour l’analyse de synchronisation de rediffusion :
    1. Téléchargez et installez le correctif 1.45 pour 18.0.1 ou le correctif 0.31 pour 18.1
    2. Ouvrez la conception à l’aide de la version patchée du logiciel Intel Quartus Prime Pro Edition
    3. Allez sur Tools -> Timing Analyzer et ouvrez Timing Analyzer.
    4. Exécutez les commandes suivantes :
    Un.       create_timing_netlist - modèle lent - force_dat
    B.       read_sdc
    c. update_timing_netlist
     
    lut8check.rpt signale les utilitaires affectés par le problème décrit dans KDB Pourquoi ai-je des erreurs fonctionnelles dans ma conception Intel® Stratix® 10 ? Si ce rapport contient « Found 0 LUTs with potentiellement incorrect bit settings » (Trouvé 0 LT avec des paramètres de bits potentiellement incorrects), la conception compilée est sûre. Si la conception est affectée, les luths avec ce problème seront répertoriés dans le rapport.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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