Non. En raison de la restriction matérielle, lorsque l’ALTPLL de Intel® MAX® 10 FPGA est configuré en mode de mémoire tampon à zéro retard (ZDB) et que l’horloge de sortie est affectée à une broche PLL_CLKOUTn qui est configurée comme norme d’E/S à guichet unique, l’utilisateur rencontre l’erreur suivante :
Erreur (176557) : impossible de placer le PLL « pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1 » dans le périphérique cible en raison des contraintes de périphérique
Erreur (176593) : ne peut pas placer la PLL « pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1 » à l’emplacement du PLL PLL_1 - la broche d’horloge de sortie indemnisée « » de la PLL doit être placée dans une horloge de sortie E/S dédiée - La PLL est en mode tampon à zéro retard
Erreur (176568) : impossible de placer la PLL « pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1 » à l’emplacement PLL PLL_1, car la de cellule d’E/S (port du type CLK de la PLL) a une affectation d’emplacement incompatible avec la broche D/S PLL Pin_xx.
Cette restriction s’applique uniquement au mode tampon à zéro retard dans ALTPLL.
Connectez l’horloge de sortie ATLPLL à PLL_CLKOUT brochep.
Le guide de l’utilisateur de l’horloge Intel® MAX® 10 et de la PLL devrait être mis à jour avec ce détail dans une prochaine version.