ID de l'article: 000086897 Type de contenu: Dépannage Dernière révision: 26/07/2018

Pourquoi la configuration du périphérique Intel® Stratix® 10 MX échoue-t-elle ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour interface de bande passante élevée (HBM2)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 18.0 du logiciel Intel® Quartus® Prime Pro, la configuration d’un périphérique Intel® Stratix® 10 MX échoue lorsque l’horloge de référence PLL UIB (Universal Interface Block) n’est pas en cours d’exécution, même s’il n’y a pas d’IP HBM2 dans le projet.

    Résolution

    Connectez l’horloge de référence de la PLL UIB au périphérique Intel Stratix 10 MX et fournissez une horloge conforme aux spécifications requises indiquées dans les Consignes de connexion des broches de la famille de périphériques Intel® Stratix® 10.

    Ce problème a été résolu dans Intel® Quartus® version 18.0.1 du logiciel Prime Pro Edition

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 MX

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