ID de l'article: 000086944 Type de contenu: Dépannage Dernière révision: 31/01/2018

Pourquoi l’IP DDR4 d’interfaces mémoire externes Intel® Stratix® 10 montre-t-elle des violations minimales des pulsations sur les horloges wf_clk dans l’analyseur de synchronisation Intel Quartus® Prime ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 17.1.1 du logiciel Intel® Quartus® Prime Pro, vous pouvez constater des violations de la synchronisation de la largeur minimale des pulsations associées aux wf_clk_ dans le rapport TimeQuest de compilation Intel Quartus d’un projet implémentant l’interface mémoire externe Intel Stratix® 10 interfaces de mémoire externe DDR4 IP.

    Un exemple de violation du timing minimum de la largeur du pouls du projet de conception Intel Stratix 10 DDR4 est emif_s10_0|emif_s10_0_wf_clk_3 avec une défaillance de -0.058.

    Résolution

    Les wf_clk violations de la largeur minimale d’horloge du pouls peuvent être ignorées.
    Ce problème devrait être résolu dans une prochaine version du logiciel Intel Quartus Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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