ID de l'article: 000086973 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Avertissement : la vérification croisée des PLL a trouvé des paramètres d’horloge PLL incompatibles.

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Les versions 9.1 SP1 et ultérieures du logiciel Quartus® II peuvent générer les avertissements suivants lorsqu’un PCS d’émetteur-récepteur est utilisé dans des conceptions ciblant Stratix® les périphériques IV :

Warning: PLL cross checking found inconsistent PLL clock settings:
        Warning: Clock: |receive_pcs0|clkout does not match the master clock period requirement: 0.001
        Warning: Clock: |transmit_pcs0|clkout does not match the matser clock period requirement: 0.001

Ces avertissements sur la transmission et la réception des sorties d’horloge PCS peuvent être ignorés en toute sécurité, car la période d’horloge de ces horloges est automatiquement réglée correctement dans l’Analyseur de synchronisation TimeQuest.

Ce problème est actuellement prévu pour être résolu dans une future version du logiciel Quartus II.

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FPGA Stratix® II GX
FPGA Stratix® II GT

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