Lorsque vous utilisez un contrôleur DDR4 trimestriel Intel® Arria® 10 FPGA dans la version 14.1 du logiciel Quartus® II, il est possible que vous trouviez que le délai de commande de CAS_n à CAS_n de différents groupes de banque ne répond pas au paramètre tCCD_S du contrôleur 10 DDR4 Intel Arria Intel® FPGA IP GUI. Par exemple, vous pouvez définir tCCD_S comme 4 dans l’interface graphique, mais la forme d’ondes de simulation montre un 8. Cela se traduit par des lacunes entre les transactions de lecture ou d’écriture entre de très bons résultats.
En tant que solution de contournement, vous pouvez modifier les paramètres suivants :
De:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (2),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (2),
À:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (1),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (1),
Ces paramètres sont présents dans les fichiers suivants à des fins de synthèse ou de simulation :
- version /emif__example_design/sim/altera_emif_/sim/ed_sim_altera_emif__*.v
- version /emif__example_design/qii/altera_emif_/synthé/ed_synth_altera_emif__*.v
- version //altera_emif_/synth/_altera_emif__*.v
- version //altera_emif_/sim/_altera_emif__*.v
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.