ID de l'article: 000087140 Type de contenu: Dépannage Dernière révision: 13/08/2012

Pourquoi obtiens-je une erreur de compilation lorsque je sélectionne clk [1] à [9] comme source d’horloge d’entrée pour le ATX_PLL dans le MegaWizard ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le megawizard ALTGX™ permet un maximum de 10 horloges de référence d’entrée en tant que sources du ATX_PLL. Lorsque l’utilisateur sélectionne des valeurs de 1 à 9 pour la PLL ATX dans le « Quelle est la source d’horloge d’entrée sélectionnée pour les LLL Rx/Tx ? « Option que la conception échoue dans la compilation. Le logiciel Quartus® II produira une erreur indiquant par exemple que l’inlk [1] de PLL ATX ne peut pas être connecté.

La solution de contournement suivante est nécessaire

-  Sélectionnez « 0 » comme source d’horloge d’entrée pour l’ATX PLL et

-  Connectez le pll_inclk_rx_cruclk [0] comme source d’horloge d’entrée de la PLL ATX dans votre conception

Ce problème se produit dans la version 9.1 du logiciel Quartus II et devrait être fixé au logiciel Quartus II version 9.1 SP1.

Produits associés

Cet article concerne 2 produits

FPGA Stratix® IV
FPGA Stratix® II GX

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.