Problème critique
En raison d’un problème dans Intel® Quartus® version 18.0 ou antérieure du logiciel Prime Pro, lorsque deux partitions sont compilées dans deux projets différents avec top_level_1.sv et top_level_2.sv, et sont réutilisées à l’aide de la cession de QDB_FILE_PARTITION dans un troisième projet avec top_level_3.sv, vous verrez l’erreur interne suivante en raison de la région de l’horloge de la ligne de falsification :
Erreur interne : sous-système : VPR20KMAIN, fichier : /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp
Les trois fichiers de haut niveau, top_level_1.sv, top_level_2.sv et top_level_3.sv sont de 3 conceptions différentes, et chaque conception est différente en termes d’interfaces avec des formes très diverses, de blocs de conception utilisés, etc. Ainsi, le projet développeur (projets avec top_level_1.sv et top_level_2.sv), dont les partitions sont initialement compilées et exportées, ne dispose pas d’informations complètes sur le projet grand public (un projet avec top_level_3.sv) sur lequel les deux partitions exportées sont réutilisées.
- Un secteur d’horloge est défini par la case verte de figure. 1
- Une région d’horloge de ligne est un secteur demi-horloge large et une ligne de LABORATOIRE haute représentée par la boîte de dissipateur rouge en figure. 1
- Dans un projet grand public, lorsque deux partitions réutilisées s’effacent dans cette région, vous verrez l’erreur interne ci-dessus
Pour contourner ce problème, utilisez des régions de verrouillage logique dans le projet de développement afin d’éviter d’avoir deux partitions repensées à la même région d’horloge de ligne dans le projet grand public.
Par exemple :
- À partir du projet grand public où les deux partitions seront réutilisées, déterminez le placement approximatif des partitions jaunes et violettes. Choisissez les contraintes de verrouillage logique pour les deux partitions de telle sorte qu’il n’y a pas de branchement de la région de l’horloge de ligne.
- Dans le projet développeur, avec le top_level_1.sv, utilisez les contraintes de région de verrouillage logique identifiées dans le projet grand public pour la partition violette, suivies de la compilation et de l’exportation de la partition à l’étape finale.
- Dans le projet développeur, avec le top_level_2.sv, utilisez les contraintes de région de verrouillage logique identifiées dans le projet client pour la partition jaune, suivies de la compilation et de l’exportation de la partition à l’étape finale.
- Les partitions exportées, lorsqu’elles sont réutilisées dans le projet grand public, avec le top_level_3.sv, maintiendront le placement défini dans les projets de développement en utilisant des contraintes de verrouillage logique autres que la suppression de la clé.
Ce problème devrait être résolu dans une version ultérieure du logiciel Intel® Quartus® Prime Pro.