ID de l'article: 000088135 Type de contenu: Errata Dernière révision: 14/02/2023

Pourquoi le port « o_rx_error » de l’IP dure E-Tile pour le cœur de Intel® FPGA IP dur Ethernet ne reflète-t-il pas les trames de transmission avec des possibilités de suréthique ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP E-tile pour Ethernet

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un défaut dans l’IP dure E-Tile 100G pour la logique de détection de l’état RX du noyau Ethernet hard Intel® FPGA IP, vous pouvez observer des trames avec préhistoire (la taille d’images maximale par défaut dans le paramètre IP est de 1518), ne pas amener le bit relatif de port o_rx_error à l’affirmation de refléter le comportement des trames indélisées.

     

     

    Résolution

    Il n’est pas prévu de résoudre ce problème dans la prochaine version IP. Vous pouvez utiliser le registre des statistiques (0x924/0x925) pour vérifier s’il y a une trame avec couche de travail dans la transmission.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ 7 série F
    FPGA Intel® Stratix® 10 TX

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