En raison d’un problème dans la version 21.4 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, le Intel Agilex® FPGA boucle PLL (I/O phase-locked loop) peut tomber en panne ou fonctionner de manière sous-optimisée sur le matériel après la reconfiguration.
Ce problème peut survenir lors de la reconfiguration . Le MIF est généré à l’aide de Platform Designer. Les paramètres de contrôle de la bande passante, de pompe de charge et de onduleurs sont configurés pour Intel® Stratix® 10vcies plutôt que pour Intel Agilex® 7 périphériques.
Ce problème affecte à la fois la banque d’E/S et les LPP qui alimentent l’infrastructure, mais n’affecte pas les autres familles de périphériques.
Pour contourner ce problème, réglez manuellement le contrôle de la bande passante, la pompe de charge et les paramètres de rippecap conformément au Guide de l’utilisateur de l’horloge Intel Agilex® et de la PLL.
Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.