ID de l'article: 000090686 Type de contenu: Errata Dernière révision: 11/01/2023

Pourquoi l’exemple de conception IP d’Interlaken (2e génération) Intel® Stratix® de 10 FPGA échoue-t-il la fermeture du timing lorsqu’il est configuré en mode Look-aside de 25 Gbit/s et d’Interlaken est-il activé ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour Interlaken (2ᵉ génération)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition et les versions antérieures d’Interlaken (2e génération) Intel® Stratix® 10 FPGA l’exemple de conception IP peut échouer la fermeture du timing lorsqu’il est configuré à 25 Gbit/s et que le mode Look-aside Interlaken est activé.

    Résolution

    Pour résoudre ce problème dans la version 22.1 et antérieure du logiciel Intel® Quartus® Prime Pro, lancez l’Explorateur de espace de conception II dans le logiciel Intel® Quartus® Prime Pro et effectuez des balayages d’ensemencement.
    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    Kit de développement Signal Integrity Intel® Stratix® 10 GX
    Kit de développement Signal Integrity Intel® Stratix® 10 TX

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