ID de l'article: 000091063 Type de contenu: Messages d'erreur Dernière révision: 15/06/2022

Erreur (13452) : erreur d’instanciation du module HDL Verilog : le module « altera_emif_arch_nd_bufs » n’a pas de paramètre appelé « PORT_MEM_CK_BIDIR_WIDTH »

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition v22.1 et versions antérieures, vous pouvez constater cette erreur après avoir amélioré les interfaces de mémoire externe Intel® Stratix® 10 FPGA cœur IP d’une version précédente du logiciel Intel® Quartus® Prime Pro Edition.

    L’erreur se produit lorsqu’une conception contient plusieurs instances d’interfaces de mémoire externe Intel® Stratix® 10 FPGA cœur IP et que toutes n’ont pas été mises à niveau avec la même version du logiciel Intel® Quartus® Prime Pro Edition.

    Résolution

    Pour contourner ce problème, mettez à niveau toutes les instances des interfaces de mémoire externe Intel® Stratix® 10 FPGA cœur IP avec la même version du logiciel Intel® Quartus® Prime Pro Edition.
    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

    1

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