Identifiant de l'article: 000091357 Type de contenu: Dépannage Dernière révision :: 06/29/2022

Pourquoi le taux de données est-il défini incorrectement dans l’IP Serial Lite IV lors de la génération de la Intel® FPGA IP F-Tile Serial Lite IV sur Windows ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, il est possible que vous voyiez qu’un débit de données incorrect est défini dans l’IP Serial Lite IV lors de la génération de la Intel® FPGA IP série F-Tile Lite IV sur Windows.

    Vous pouvez le vérifier avec le paramètre « EHIP_DATA_RATE » dans les fichiers générés ci-dessous.

     

    • \sl4_f_500\synth\hip\sl4_hip__sl4_f_500_***.sv
    • \sl4_f_500\synth\hip\ sl4_hip_bb__sl4_f_500_***.sv

     

    Cela peut entraîner une erreur de génération de logique de support lors de la compilation de la conception, y compris la Intel FPGA IP série F-Tile Lite IV.

    Ce problème ne se produit pas sous Linux.

    Solution

    Un correctif est disponible pour résoudre ce problème pour la Intel Quartus version 22.1 du logiciel Prime Pro Edition. Téléchargez et installez le correctif 0.19 à partir du lien approprié ci-dessous.

     

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel Quartus Prime Pro Edition.

    Produits associés

    Cet article concerne 1 Produits

    FPGA et FPGA SoC Intel® Agilex™ 7 série I

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    1

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