Comparaison de configuration
Pour une comparaison des différents schémas de configuration, reportez-vous au tableau 1.
Tableau 1. Comparaison générale pour les différents schémas de configuration
Schéma de configuration actif ou passif |
Schéma de configuration |
Configuration série ou parallèle |
Mémoire externe et/ou périphérique de configuration1 |
Largeur du bus DATA (en bits) |
Temps de configuration relatif2 |
---|---|---|---|---|---|
Actif |
COMME |
Feuilleton |
1 |
Modéré |
|
COMME |
Feuilleton |
1,4 |
Modéré |
||
AP |
Parallèle |
Mémoire flash parallèle CFI (Common Flash Interface) prise en charge |
16 |
Modéré |
|
Passif |
PS |
Feuilleton |
CpLD Intel® MAX® ou processeur avec mémoire flash |
1 |
Lent |
Feuilleton |
Câble de téléchargement |
1 |
Lent |
||
FPP |
Parallèle |
CPLD intel max ou microprocesseur avec mémoire flash |
8, 16, 32 |
Rapide |
|
JTAG |
Feuilleton |
CPLD intel max ou microprocesseur avec mémoire flash |
1 |
Lent |
|
Feuilleton |
Câble de téléchargement |
1 |
Lent |
Notes:
- Différents périphériques utilisant le même schéma de configuration peuvent prendre en charge un contrôleur externe et/ou un périphérique de configuration différent. Reportez-vous au chapitre de configuration du périphérique FPGA Intel® respectif dans le manuel de configuration pour plus d’informations.
- Le temps de configuration est présenté comme une comparaison relative et ne sert que de ligne directrice générale. Le temps de configuration varie selon les schémas de configuration et dépend de la taille du fichier de configuration, de la largeur des données de configuration, de la fréquence de l’horloge de conduite et du temps d’accès au flash.
Schémas de configuration actifs et passifs
En général, les schémas de configuration Intel® FPGA sont classés en schémas de configuration actifs ou schémas de configuration passifs. Dans les schémas de configuration actifs, le périphérique contrôle le processus de configuration et obtient les données de configuration à partir d’un périphérique de mémoire externe. Série active (AS) et parallèle actif (AP) sont des schémas de configuration actifs. Le périphérique de mémoire est un périphérique de configuration série (EPCQ) pour la configuration AS et une mémoire flash parallèle prise en charge pour la configuration AP.
Dans les schémas de configuration passive, le périphérique de configuration contrôle le processus de configuration et fournit les données de configuration. Le périphérique de configuration peut être un hôte intelligent externe, tel qu’un PC, un microprocesseur ou un CPLD de la série MAX. La série passive (PS), le parallèle passif rapide (FPP) et JTAG sont des schémas de configuration passifs.
Mémoire externe et/ou périphérique de configuration
Tous les schémas de configuration nécessitent une mémoire externe ou un périphérique de configuration. Ces périphériques externes sont nécessaires pour stocker les données de configuration et/ou configurer le FPGA Intel® lors de l’utilisation d’un schéma de configuration particulier. Par exemple, un périphérique de mémoire externe peut être un périphérique de configuration série (EPCQ) ou un périphérique de mémoire flash parallèle pris en charge. Un contrôleur de configuration peut être un microprocesseur ou n’importe quel CPLD de la série MAX. Notez que différents schémas de configuration sont pris en charge par différentes mémoires externes et/ou périphériques de configuration. Le CPLD de la série MAX prend en charge la propriété intellectuelle (IP) Parallel Flash Loader pour programmer des périphériques de mémoire flash CFI (Common Flash Interface) via l’interface JTAG et fournit la logique nécessaire pour contrôler la configuration (série passive et parallèle passif rapide) du périphérique de mémoire flash au FPGA Intel®.
Largeur du bus DATA
La largeur du bus DATA détermine le nombre de bits transmis par cycle DCLK pour le schéma de configuration. En général, les schémas de configuration peuvent également être regroupés dans des schémas de configuration série ou des schémas de configuration parallèles. Les schémas de configuration série transmettent 1 bit par cycle DCLK. PS, AS et JTAG sont des schémas de configuration série. D’autre part, les schémas de configuration parallèles transmettent plus de 1 bit par cycle DCLK. Les schémas de configuration FPP transmettent 8, 16 et 32 bits par cycle DCLK. Le schéma de configuration AP transmet 16 bits par cycle DCLK. En règle générale, le nombre plus élevé de bits DATA transmis par cycle DCLK contribue à un temps de configuration plus court.
Temps de configuration relatif
Le cycle de configuration se compose de trois étapes : la réinitialisation, la configuration et l’initialisation. Les temps de configuration relatifs se réfèrent ici uniquement à l’étape de configuration. Le temps nécessaire à l’appareil pour passer en mode utilisateur est en fait plus long.
Le temps de configuration varie selon les schémas de configuration et dépend de la taille du fichier de configuration, de la largeur des données de configuration, de la fréquence de l’horloge de conduite et du temps d’accès au flash. Vous pouvez estimer le temps de configuration relatif entre différents schémas de configuration de la même famille de périphériques et de la même densité.
Le temps de configuration AS est dominé par le temps nécessaire pour transférer des données de l’EPCQ vers le périphérique FPGA. L’interface AS est cadencée par la sortie FPGA DCLK générée par un oscillateur interne. La fréquence minimale DCLK lors de l’utilisation de l’oscillateur 40 MHz est de 20 MHz (50 ns). Par exemple, l’estimation du temps de configuration AS maximal pour un périphérique EP3C10 est (2,5 Mo de données non compressées) = taille RBF x (période DCLK maximale / 1 bit par cycle DCLK) = 2,5 Mo x (50 ns / 1 bit) = 125 ms.
En général, les schémas de configuration FPP ont les temps de configuration les plus courts. Pour tous les schémas FPP, la fréquence de configuration est contrôlée par le périphérique externe. Les schémas de configuration AS, PS et JTAG ont un temps de configuration relativement plus lent. Cependant, le temps de configuration relatif n’est qu’une estimation. Le temps de configuration réel dépend fortement de la largeur des données de configuration, de la fréquence de configuration à laquelle le périphérique est cadencé, de la taille du fichier de configuration et du temps d’accès au flash.
Prise en charge de la fonctionnalité CLKUSR
Dans certains périphériques, la broche CLKUSR est une broche facultative qui saisit une horloge fournie par l’utilisateur pour synchroniser l’initialisation d’un ou plusieurs périphériques après la configuration. Cette fonctionnalité permet à un ou plusieurs appareils de passer en mode utilisateur en même temps. Cette broche est activée en activant l’option Activer l’horloge de démarrage fournie par l’utilisateur (CLKUSR) dans le logiciel Quartus® Prime ou Quartus II.
Pour plus d’informations, reportez-vous au chapitre de configuration du périphérique FPGA Intel® respectif dans le manuel de configuration.
Évolutivité
Les périphériques EPCS FPGA (PDF) et EPCQ (PDF) d®'Intel prennent en charge une solution de configuration à périphérique unique pour les FPGA stratix® (à l’exception de Stratix et Stratix® GX), Arria® et Cyclone®.
Pour choisir le périphérique de configuration approprié, vous devez déterminer l’espace de configuration total requis pour votre FPGA cible ou votre chaîne de FPGA. Si vous configurez une chaîne de FPGA, vous devez ajouter la taille du fichier de configuration pour chaque FPGA afin de déterminer l’espace de configuration total nécessaire.
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