Exemples de conception Intel® FPGA
Les exemples de conception Intel® fournissent des solutions efficaces pour les défis de conception courants. Ces conceptions peuvent être utilisées comme point de départ pour le développement avec votre système unique et sont disponibles à l’aide de nombreuses fonctions telles que les filtres, les fonctions arithmétiques, la détection / correction d’erreurs, la modulation / démodulation et le traitement vidéo et d’image.
Des exemples de conception sont également disponibles dans le Design Store pour les FPGA et les RocketBoards.org Intel®.
OpenCL Mandelbrot Fractal Algorithm exemple fournit un noyau qui implémente l’algorithme fractal Mandelbrot ainsi qu’une application hôte qui affiche les résultats à l’écran.
L’objectif de cet exemple est de montrer la façon de contrariser le TSE_RGMII. Il peut fonctionner sur 3 vitesses différentes qui sont 10 MHz, 100 MHz, et 1000 MHz.
Découvrez les fichiers de téléchargement, la configuration système requise et les fonctionnalités de la conception de référence Serial RapidIO to TI 6482 DSP dans ce guide de l’équipe d’assistance Intel.
Le protocole PCI Express* (PCIe*) est un protocole série haute performance, évolutif et riche en fonctionnalités avec des taux de transfert de données de 2,5 gigatransferts par seconde (GT/s) à 16,0 GT/s.
2/16/2023
Vue d’ensemble et caractéristiques de la commande de moteur multi-axes drive-on-a-chip | Intel
La conception de référence du contrôle du moteur Intel drive-on-a-chip est un système d’entraînement intégré sur un seul Cyclone V SoC ou Intel MAX 10. Pour en savoir plus, consultez ce guide.
Recherchez la collection de contenu d’Intel de guides de développement, de formation, de téléchargements de logiciels et de kits logiciels pour FPGA SDK pour OpenCL.
8/11/2022
VHDL Dual Port Ram : Véritable RAM à double port VHDL avec l’exemple d’horloge simple | Intel
Cet exemple décrit une conception synchrone 64 bit x 8 bits de RAM à double port avec n’importe quelle combinaison d’opérations indépendantes de lecture ou d’écriture dans le même cycle d’horloge dans VHDL.
Cet exemple décrit une conception synchrone de RAM d’horloge double 64-bit x 8-bit avec différentes adresses de lecture et d’écriture dans VHDL. En savoir plus sur la conception synchrone d’Intel.
Cet exemple de conception de registre de décalage VHDL 1x64 décrit un registre de décalage large à un seul bit et long 64 bits dans VHDL. En savoir plus sur cette conception d’Intel.
Cet exemple décrit une conception de RAM 64 bits x 8 bits à port unique avec des adresses de lecture et d’écriture communes dans VHDL. En savoir plus sur cette conception d’Intel.
Cet exemple décrit un arbre d’additionneur binaire 16-bit dans VHDL. Les périphériques avec des tables de recherche à 4 entrées dans des éléments logiques (LEs) peuvent améliorer les performances avec une structure d’arbre d’additionneur binaire.
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