Portail de mise à jour de la carte basé sur Nios® II processeur avec EPCQ

Recommandé pour :

  • Périphérique : Cyclone® V

  • Quartus® : v15.1

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Cet exemple de conception est un portail BUP (Board Update Portal) basé sur le web, qui contient un processeur Nios II et un Intel® FPGA IP pour le contrôle d’accès média Ethernet à trois vitesses (MAC). L’exemple de conception met en œuvre les fonctionnalités de configuration à distance de base des systèmes basés sur Nios II avec EPCQ pour le périphérique Cyclone® V E FPGA.

La conception peut obtenir une adresse IP de n’importe quel serveur DHCP et servir une page Web allant du flash de la carte à tout ordinateur hôte sur le même réseau. La page Web vous permet de télécharger de nouvelles conceptions de FPGA pour le matériel de l’utilisateur et les logiciels de l’utilisateur. En même temps, vous pouvez également procéder à une reconfiguration de l’image d’usine à l’image utilisateur via la page Web.

Utiliser cet exemple de conception

Cette conception fonctionne sur Cyclone kit de développement V E FPGA. Pour exécuter cet exemple, téléchargez le package d’installation à partir de Intel FPGA magasin de conception. Suivez les instructions du guide de référence pour exécuter la conception.

Si vous n’avez pas exécuté l’exemple de conception, reportez-vous à l’indicateur DE RECHERCHE POUR DÉBOguer et trouver la cause racine possible. Si vous souhaitez migrer la conception vers d’autres kits de développement, reportez-vous à la directive de migration de la conception pour plus de détails.

Spécifications de la conception

La conception contient les composants suivants :

  • contrôleur flash série Altera®
  • Boucle PLL (Phase-Locked Loop) Altera
  • mise à jour à distance Altera
  • JTAG UART
  • Processeur Nios II 2e génération
  • Mémoire vive (RAM ou ROM)
  • PIO (E/S parallèles)
  • Contrôleur de réinitialisation
  • Contrôleur DMA Scatter-Gather
  • ID système périphérique
  • Ethernet à trois vitesses

Schéma

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