Le filtre FIR (finie<100;>>>>>>>>> <#160;algorithme utilisé dans les systèmes de traitement numérique du signal Dans cet exemple, un filtre FIR a été intégré dans un composant SOPC Builder contenant Avalon® hôtes de lecture et d’écriture en mappe de mémoire (Avalon-MM). Les hôtes en lecture sont responsables de fournir des données d’entrée au filtre, tandis que les hôtes en écriture sont responsables de l’écriture de la réponse du filtre à la mémoire. Comme le filtre possède Avalon capacités d’hébergement, vous n’avez pas besoin d’utiliser un moteur d’accès direct à la mémoire (DMA) séparé pour réaliser le fonctionnement du filtre.
Lorsqu’un filtre est implémenté dans un logiciel, il nécessite de nombreux cycles d’horloge pour terminer le calcul d’un seul sortie. À l’aide d’une FPGA, toutes ces opérations peuvent se produire simultanément avec jusqu’à une sortie calculée chaque cycle d’horloge. Vous pouvez mettre en œuvre des algorithmes complexes en calcul dans le matériel pour :
- Améliorer les performances globales du système
- Décharger le processeur embarqué Nios® II afin qu’il puisse effectuer d’autres tâches
- Réduire la fréquence de conception globale pour réduire la consommation d’énergie
Pour compiler le logiciel, la Nios II suite Embedded Design (EDS) doit être installée. Vous pouvez le télécharger gratuitement.
Bien que cette conception réalise des opérations de filtrage, vous pouvez également réutiliser l’accélérateur pour vos propres transformations de données. Il vous suffit de retirer le bloc de transformation contenant le filtre FIR et de le remplacer par votre propre logique personnalisée. Vous pouvez également réutiliser le logiciel de contrôle DMA. Pour plus d’informations sur le remplacement du filtre FIR, reportez-vous au fichier transform.v fourni avec la conception de l’exemple.
Spécifications de la conception du matériel
- Nios Development Board, Cyclone® II ou Stratix® II édition FPGA
- Nios II cœur : Nios II/f compatible avec le débogage, 4 Ko d’I-cache, 2 Ko de cache D
- SSRAM : 2 Mo
- DDR SDRAM : 32 Mo
- Timetamp timer : résolution de 10 nous
- JTAG UART
- Boucle PLL (Phase-locked Loop)
- ID du système
- Accélérateur matériel FIR personnalisé avec hôtes Avalon-MM
- Prend également en charge le kit de développement de systèmes embarqués, Cyclone® III Edition (3C120) et le kit d’évaluation Nios II embarqué, Cyclone III Edition (3C25)
Résultats d’accélération matérielle
Dans cet exemple (Figure 1), l’accélérateur matériel est capable de fonctionner plus de 500 fois plus vite que l’algorithme FIR équivalent compilé pour le processeur Nios II.
Utiliser cet exemple de conception
Téléchargez l’exemple de conception DMA accéléré (.zip)
Téléchargez le fichier FIR accéléré avec l’exemple de conception DMA intégré README (.txt fichier)
L’utilisation de cette conception est régie par les conditions générales du contrat de licence Intel® Design Exampleet soumise .
Le fichier .zip contient tous les fichiers matériels et logiciels nécessaires pour reproduire l’exemple, ainsi qu’un fichier readme.txt. Le fichier readme.txt contient des instructions pour la refonte de la conception.