Exemple de conception d’une suite IP de vérification Avalon®

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Figure 1. Testbench de vérification à l’aide de Avalon Suite IP de vérification.

La suite AVALON Verification IP fournit des modèles fonctionnels de bus (BFM) pour simuler le comportement de diverses interfaces Avalon. Il fournit également des moniteurs pour vérifier Avalon protocoles. Cette suite facilite la vérification de la propriété intellectuelle (PI) qui comprend Avalon interfaces.

La Figure 1 montre le diagramme de blocs d’un testbench de vérification utilisant la suite IP de vérification Avalon. Vous créez le système de test en connectant les composants de la suite à la conception testée. Dans le module de test, vous contrôlez le flux de test en communiquant avec les composants de la suite IP de vérification Avalon par l’intermédiaire de l’interface de programmation de l’application (API).

Cet exemple de conception démontre comment vous pouvez utiliser Avalon Suite IP de vérification pour vérifier une conception testée. Comme il s’agit d’une conception basée sur une simulation, l’utilisation de cette conception ne nécessite pas de Intel FPGA kits de développement. Cependant, vous devez installer l’outil de simulation ModelSim* sur votre ordinateur.

Utiliser cet exemple de conception

Pour exécuter cet exemple, téléchargez le fichier ug_avalon_verification.zip et décompressez-le sur votre disque dur. Ensuite, suivez les instructions du guide de l’utilisateur de la suite IP de vérification Avalon (PDF).

Liens connexes

Pour plus d’informations sur les caractéristiques de l’interface Avalon, consultez :

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