Aperçu
L’algorithme de vérification de redondance yclic (CRC) détecte la corruption des données pendant la transmission et détecte un pourcentage d’erreurs plus élevé qu’un simple contrôle. Le calcul CRC se compose d’un algorithme itératif comportant des XOR et des changements qui s’exécutent beaucoup plus rapidement dans le matériel que dans les logiciels. Cette conception utilise la norme CRC-32. Il est mis en œuvre en tant que composant personnalisé parallèlement à un processeur Nios II embarqué. La conception atteint un débit de plus de 5 Gbit/s, ce qui démontre les niveaux d’amélioration des performances pouvant être obtenus en exécutant la fonction dans le matériel.
Fonctionnalités
- Prend en charge tout algorithme CRC entre 1 à 128 bits
- Débit des composants CRC de 32 bits par MHz
- Chemins de données 8, 16, 24 et 32 bits
- Jusqu’à 2 000 fois plus d’amélioration par rapport à une implémentation logicielle seule
- Faible performance de latence de latence d’écriture de 0 cycle et de latence de lecture à 1 cycle
- Deux exemples de conceptions ciblant les Stratix® II et Cyclone® II FPGAs
Schéma
La Figure 1 montre le Avalon® diagramme des composants du CRC.
Note:
- Chemin de données = crc_width.
Utiliser cet exemple de conception
Téléchargez le fichier CRC Example Design (.zip)
L’utilisation de cette conception est régie par les conditions générales du contrat de licence Intel® Design Exampleet soumise .
Le fichier .zip contient tous les fichiers matériels et logiciels nécessaires pour reproduire l’exemple, ainsi qu’un fichier readme.txt. Le fichier readme.txt contient des instructions pour la refonte de la conception.