Nios® II exemple de performances élevées avec Bridges

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L’exemple Nios II hautes performances illustre comment vous pouvez utiliser des ponts dans votre conception pour contrôler la topologie de votre système. En contrôlant la topologie du système, vous pouvez également augmenter laMAX f de votre conception.

Cet exemple de conception est basé sur la conception complète fournie dans la Nios II Embedded Design Suite (EDS) et est amélioré pour fonctionner à une vitesse d’horloge plus élevée sans sacrifier les fonctionnalités. Du matériel de calcul en virgule flottante a été ajouté à la conception pour accélérer les opérations de calcul en virgule flottante en simple précision.

Téléchargez zip hautes performances (699 Ko)

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example.

Spécifications de la conception

  • Nios II/f core (avec matériel de calcul en virgule flottante)
  • Module de débogage JTAG (niveau 1)
  • Mémoire de données couplée étroitement sur puce (8 Kbyte)
  • Mémoire d’instruction couplée étroitement sur puce (4 Koctet)
  • Contrôleur SDRAM DDR (32 Moctet)
  • Contrôleur SSRAM (2 Moctet)
  • Interface mémoire flash CFI (16 Moctet)
  • Contrôleur DMA
  • Contrôleur EPCS (avec chargeur de démarrage)
  • JTAG UART
  • UART (RS-232)
  • Deux timers
  • Interface Ethernet
  • E/S parallèles de la diode (PIO)
  • PIO d’affichage en sept segments
  • PIO bouton poussoir
  • Interface d’affichage LCD
  • Compteur de performances
  • ID système périphérique

Figure 1. Nios II exemple de performances élevées avec des ponts.

Notes:

  1. TCIM = hôte d’instructions à couplant étroit
  2. TCDM = hôte de données à couplant étroit
  3. RM = hôte de lecture
  4. WM = hôte d’écriture

Performance

Kit de développement Nios II Stratix® II Édition RoHS

  • Fréquence d’horloge 150 MHz
  • 167 MIPS* (*banc d’essai Dhrystones 2.1) avec .text, .rodata, .rwdata dans la SSRAM et une couche de forte densité, empilez dans une mémoire de données étroitement couplée

Kit de développement Nios II Cyclone® II

  • Fréquence d’horloge 100 MHz
  • 107 MIPS* (*banc d’essai Dhrystones 2.1) avec .text, .rodata, .rwdata dans la SSRAM et une couche de forte densité, empilez dans une mémoire de données étroitement couplée

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