Ethernet
Les protocoles d’interface permettent une connectivité de puce à puce, de carte à carte ou de boîte à boîte dans la conception de systèmes. Les solutions de propriété intellectuelle (IP) de protocole d’Intel et de nos partenaires répondent aux besoins d’un large éventail d’applications et tirent parti des émetteurs-récepteurs intégrés de nos appareils FPGA et ASIC. Les solutions de protocole d’interface sont fournies sous forme de cœurs IP et de conceptions de référence pouvant faire l’autorisation, ainsi que de mégafonctions et d’exemples de conception sans frais.
Visitez la section Protocoles de l’émetteur-récepteur pour en savoir plus sur les émetteurs-récepteurs intégrés et leurs solutions de protocole d’interface de prise en charge.
Exemples de conception |
Appareil ciblé |
Kits de développement pris en charge |
Conforme à Qsys |
Quartus II Version |
|---|---|---|---|---|
Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX |
Kit de développement Stratix IV GX FPGA, Kit de développement Arria II GX FPGA |
- |
10.1 |
|
Stratix IV GX |
Kit de développement Stratix IV GX FPGA |
✓ |
12.1 |
|
Cyclone III, Stratix IV GX |
Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition, Embedded Systems Development Kit, Cyclone III Edition, Stratix IV GX FPGA Development Kit, CV GT FPGA Development Kit |
✓ |
12.0 |
|
Cyclone III |
Kit de développement de systèmes embarqués, Cyclone III Edition, Stratix IV GX FPGA Development Kit |
- |
13.1 |
|
Cyclone III |
Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition |
- |
10.1 |
|
Stratix IV GX |
- |
- |
9.1 SP1 |
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TSE : Implémenter la séquence de réinitialisation dans TSE en utilisant ALTLVDS comme émetteur-récepteur |
Stratix IV GX |
- |
- |
9.1 SP1 |
Stratix IV GX , Arria II GX |
- |
- |
9.1 SP1 |