Interface RGMII de contrainte d’Ethernets à triple vitesse avec la caractéristique externe de retard PHY

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L’objectif de cet exemple de conception est de montrer la façon de contrainder le TSE_RGMII. Cet exemple de conception ne s’applique que lorsque la fonction de retard (décalage de 90 degrés) de TX_CLK et RX_CLK de PHY externe sont activées. Il peut fonctionner sur 3 vitesses différentes qui sont 10 MHz, 100 MHz, et 1000 MHz.

On suppose que l’utilisateur est familier avec le noyau de propriété intellectuelle (IP) d’Ethernet triple vitesse, ALTDDIO, ALTPLL, TimeQuest et analyse de synchronisation statique, et le concept synchrone de source de débit de données double (DDR).

Comment contrainte

  1. Sélectionnez la méthode de contrainte d’interface : méthode centrée sur le système ou méthode centrée sur Intel® FPGA.
    • Une méthode différente nécessite une formule différente pour calculer la valeur de retard dans la commande set_input_delay et set_output_delay
    • Cet exemple de conception utilise la méthode centrée sur le système
  2. Décidez s’il faut activer ou désactiver la fonction de retard (décalage de ±90 degrés) de PHY externe car elle déterminera le type d’alignement entre l’horloge et les données.
    • Décalage de 90 degrés - > centre aligné
    • Pas de décalage -> bord aligné
    • Cet exemple de conception s’applique à la caractéristique de retard de TX et RX de PHY externe sont activés (décalage de 90 degrés) seulement
  3. Déterminez la relation de lancement et de verrouillage souhaitée.
    • Il existe 4 types de relation de lancement et de verrouillage. Il s’agit de la relation Rise-Rise (RR), Rise-Fall (RF), Fall-Rise (FR) et Fall-Fall (FF)
    • La spécification RGMII stipule que le LSB des données [3:0] enverra d’abord au bord ascendant et msb des données [7:4] est envoyé suivi du bord de chute
    • La conception de l’estst avec interface RGMII capturera d’abord les données au bord ascendant, puis suivie de l’arête descendante. Cela implique que l’horloge doit être décalée de +90 degrés au lieu de -90 degrés
    • Mise en place souhaitée de la relation de lancement et de verrouillage (flèche en rouge): RR et FF
    • Relation de lancement et de verrouillage de maintien souhaitée (flèche en bleu): FR et RF
  4. Contrainte l’interface RGMII. Les contraintes de conception de Synopsys (SDC) sont basées sur la conception et l’application. Cependant, il y a quelques SDC principaux nécessaires pour l’interface RGMII.

Figure 2. Relation d’horloge de lancement et d’horloge de verrouillage

Tx

  • create_clock
    • l’horloge qui verrouille les données à l’intérieur de l’Intel® FPGA avant de transmettre à PHY externe
  • create_generated_clock :
    • l’horloge avec le déphasage de 90 degrés qui verrouille les données au PHY externe
  • set_false_path :
    • Il s’agit d’une relation indésirable qui ne doit pas être analysée dans l’analyse de synchronisation. Dans cet exemple de conception, la relation non désirée pour l’installation est RF et FR tandis que la relation non désirée pour l’attente est RR et FF

set_false_path -fall_from [data_clock] -rise_to [output_clock] -setup
set_false_path -rise_from [data_clock] -fall_to [output_clock] -setup
set_false_path -rise_from [data_clock] -rise_to [output_clock] -hold
set_false_path -fall_from [data_clock] -fall_to [output_clock] -hold

 

  • set_output_delay

set_output_delay -clock output_clock\
-max [expr $data_delay_max + $tsu - $clk_delay_min] \
[get_ports data_out] \
-add_delay

set_output_delay -clock output_clock\
-max [expr $data_delay_max + $tsu - $clk_delay_min] \
[get_ports data_out] \
-clock_fall \
-add_delay

set_output_delay -clock output_clock \
-min [expr $data_delay_min - $th - $clk_delay_max] \
[get_ports data_out ] \
-add_delay

set_output_delay -clock output_clock \
-min [expr $data_delay_min - $th - $clk_delay_max] \
[get_ports data_out ] \
-clock_fall \
-add_delay

 

TSE_RGMII RX

  • create_clock :
    • une horloge virtuelle qui verrouille les données à l’intérieur de la PHY externe avant de transmettre à l’Intel® FPGA
  • créer des _clock :
    • l’horloge avec déphasage de 90 degrés qui verrouille les données à l’intérieur de l’Intel® FPGA
  • set_false_path :
    • Il s’agit d’une relation indésirable qui ne doit pas être analysée dans l’analyse de synchronisation. Dans cet exemple de conception, la relation non désirée pour l’installation est RF et FR tandis que la relation non désirée pour l’attente est RR et FF

set_false_path -fall_from [data_clock] -rise_to [output_clock] -setup
set_false_path -rise_from [data_clock] -fall_to [output_clock] -setup
set_false_path -rise_from [data_clock] -rise_to [output_clock] -hold
set_false_path -fall_from [data_clock] -fall_to [output_clock] -hold

 

Comment vérifier

Il y a quelques rapports à vérifier afin de vérifier que la contrainte synchrone de source est contrainte correctement.

  1. Rapport d’horloge
    • Vérifiez la fréquence d’horloge 3 (125 MHz, 25 MHz, et 2.5 MHz) et sa phase
    • Horloge Core TX (Intel® FPGA) : 125 MHz, 25 MHz et 2,5 MHz
    • RGMII_TX_Clock (PHY externe) : 125 MHz +90º, 25 MHz +90º et 2,5 MHz +90º
    • RGMII_RX_Clock (Intel® FPGA) : 125 MHz +90º, 25 MHz +90º et 2,5 MHz +90º
    • RGMII_RX_Virtual_Clock (PHY externe) : 125 MHz, 25 MHz et 2,5 MHz
  2. Rapport de transfert d’horloge
    • Vérifiez toutes les relations sur l’installation et maintenez la relation de lancement-verrouillage de l’interface RGMII pour le transfert d’horloge
    • Configuration souhaitée: RR et FF
    • Attente désirée : FR et RF
  3. Rapport de synchronisation de toutes les E/S
    • Vérifiez s’il existe un chemin d’échec et une relation lancement-verrouillage en fonction de la configuration souhaitée et maintenez la relation lancement-verrouillage
      • Entrée pour s’inscrire pour l’installation et le maintien
      • Inscrivez-vous à la sortie pour l’installation et le maintien

Remarques :

  1. TSE_10_1_RGMII_SDC est le fichier SDC généré par Megafunction. Il ne couvre pas la contrainte RGMII SDC. La contrainte RGMII SDC est incluse dans le RGMII SDC.
  2. Modification dans le fichier TSE_10_1_RGMII_SDC.sdc :
    • Commentez le derived_pll_clock (ligne 246) car il vous empêchera d’utiliser create_gererated_clock commande pour le pll dans RGMII.sdc
    • Changer le nom des FF_TX_CLK et FF_RX_CLK à la ligne 59 et à la ligne 60 selon le plan
  3. Il y a des avertissements qui peuvent être ignorés pendant l’analyse de synchronisation. Veuillez vous référer au fichier lisez-.txt trouvé dans TSE_RGMII_With_SDC.qar pour plus de détails.
  4. Téléchargez le fichier utilisé dans cet exemple : TSE_RGMII_With_SDC.qar

L’utilisation de cette conception est régie et soumise aux termes et conditions du contrat de licence d’exemple de conception Intel®.

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