Conceptions de référence PCI Express et notes d’application

Recommandé pour :

  • Appareil : nombreux

  • Quartus® : Inconnu

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Par

PCIE et technologie Intel

Le protocole PCI Express* (PCIe*) est un protocole série hautes performances, évolutif et riche en fonctionnalités avec des taux de transfert de données allant de 2,5 gigatransfers par seconde (GT/s) à 16,0 GT/s et au-delà. Intel offre une combinaison unique d’IP renforcée et soft afin d’offrir des performances et une flexibilité supérieures pour une intégration optimale.

Fonctionnalités

Intel FPGA propriété intellectuelle (PI) pour PCI Express continue à évoluer alors que l’organisation PCI-SIG fournit des spécifications de nouvelle génération. Intel est membre de PCI-SIG depuis 1992 et, à chaque nouvelle génération de silicium, Intel continue de participer aux ateliers de conformité PCI-SIG afin de garantir l’interopérabilité et la conformité aux normes industrielles actuelles.

Intel propose FPGA solutions IP PCI Express basées sur les fonctions IP qui sont conformes au Platform Designer.

L’IP dure P-Tile PCIe a réussi l’événement de test de conformité PCI-SIG d’août 2019. Résultats publiés sur la page Web des intégrateursPCI-SIG .

Fonctionnalités PCIe* pour IP dure P-Tile :

  • Pile de protocole complète, y compris la transaction, le lien de données et les couches physiques implémentées sous forme d’IP dure
  • Prend en charge nativement jusqu’à Gen4x16 pour les modes de point d’extrémité et de port racine
  • Capacités de bifurcation du port : quatre ports racine x4, deux points d’extrémité x8
  • Prend en charge le mode de dérivation TLP dans les modes amont et aval
  • Prend en charge jusqu’à 512B de charge utile maximale
  • Prise en charge de l’étiquette 10 bits pour le contrôleur x16 uniquement avec un maximum de 512 NPR exceptionnels
  • Refclk séparé avec horloge indépendante du spectre de diffusion (SRIS)
    • Refclk séparé sans horloge du spectre de diffusion (SRNS)
    • Architecture Refclk commune
  • Rapports d’erreur avancés PCI Express (PF uniquement)
  • Prend uniquement en charge les états de puissance D0 et D3 PCIe
  • Marge de voie au récepteur
  • Détection de présence Retimers

Fonctionnalités multifonction et virtualisation :

  • Prise en charge SR-IOV (8 PF, 2K VF par point d’extrémité)
  • Prise en charge virtIO via interface d’interception de configuration
  • Prise en charge des E/S évolutives et de la mémoire virtuelle partagée (SVM) (à venir)
  • Service ACS (Access Control Service)
  • Autre interprétation de l’identification du routage (ARI)
  • Réinitialisation du niveau de fonction (FLR)
  • Astuce de traitement TLP (TPH)
  • Services de traduction d’adresse (ATS, Address Translation Services)
  • Identifiant de l’espace d’adresse de traitement (PasID, Process Address Space ID)

Fonctionnalités de l’interface utilisateur :

  • interfaces de streaming Avalon® (Avalon-ST) /Avalon de mémoire (Avalon-MM) côté utilisateur
  • Interface utilisateur du paquet avec en-tête, données et préfixe distincts
  • L’interface utilisateur du paquet peut gérer jusqu’à deux ips dans n’importe quel cycle donné (mode x16 uniquement)
  • Jusqu’à 512 demandes non postées en cours (x16 cœurs uniquement)
  • Jusqu’à 256 demandes non postées en cours (x8 et x4 cœurs)
  • Prend en charge le mode IP dur autonome
    • Ce mode permet à l’IP dure PCIe de communiquer avec l’hôte avant la configuration du FPGA et l’entrée en mode utilisateur.
  • FPGA configuration du cœur via le lien PCIe (CVP Init et CVP Update)

Fonctionnalités de débogage IP :

  • Kit d’outils de débogage incluant les fonctionnalités suivantes :
    • Informations sur l’état du protocole et du lien
    • Capacités de débogage de base et avancées, y compris l’accès au registre PMA et la capacité d’affichage de l’œil.

Prise en charge des pilotes :

  • Pilotes de périphériques Linux*/Windows*

Tableau 1. Prise en charge des périphériques et nombre de blocs IP PCI Express renforcés

Nombre de blocs IP PCI Express* renforcés pour la famille d’appareils

Vitesse de liaison PCI Express

Génération 1

(2,5 GT/s)

Vitesse de liaison PCI Express

Génération 2

(5,0 GT/s)

Lien PCI Express

Vitesse Gen3

(5,0 GT/s)

Lien PCI Express

Vitesse Gen4

(5,0 GT/s)

Vitesse de liaison PCI Express

5e génération

(5,0 GT/s)

Intel® Agilex™ 1 à 3 par périphérique
Intel® Stratix® 10 1 à 4 par périphérique
Intel® Arria® 10 1 à 4 par périphérique
Intel® Cyclone® 10 1 par appareil
Stratix® V 1 à 4 par périphérique
Arria® V 1 ou 2 par périphérique
Intel® Cyclone® 10 GX 1 par appareil
Cyclone® V GT 2 par appareil
Cyclone® V GX 1 ou 2 par périphérique
Stratix® IV 2 à 4 par appareil
Cyclone® IV GX 1 par appareil
Arria® II GZ 1 par appareil
Arria® II GX 1 par appareil

Tableau 2. Prise en charge des configurations et fonctionnalités des périphériques

Type d’interface

Avalon®-ST

Avalon-MM

Avalon-MM avec DMA

SR-IOV

CvP / PRoP

Périphérique/configuration

Intel® Agilex™

Terminaison

Port de racine

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

-

Disponible

-

Jusqu’à Gen4 x16 : CvP Init

-

Intel® Stratix® 10

Terminaison

Port de racine

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

Jusqu’à Gen4 x16

-

Disponible

-

Jusqu’à Gen4 x16 : CvP Init

-

Intel® Arria® 10

Terminaison

Port de racine

Jusqu’à Gen3 x8

Jusqu’à Gen3 x8

Jusqu’à Gen3 x4

Jusqu’à Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8

-

Disponible

-

Jusqu’à Gen3 x8 : CvP et PRoP

-

Intel® Cyclone® 10 GX

Terminaison

Port de racine

Jusqu’à Gen2 x4

Jusqu’à Gen2 x4

Jusqu’à Gen2 x4

Jusqu’à Gen2 x4

2e génération x4

-

-

-

Jusqu’à Gen2 x4 : CvP et PRoP

-

Stratix® V

Terminaison

Port de racine

Jusqu’à Gen3 x8

Jusqu’à Gen3 x8

Jusqu’à Gen3 x4

Jusqu’à Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8

2e génération, 4e génération, 3e génération et 8e génération

-

Disponible

-

1e génération : init CvP et mise à jour CvP

Gen2 : init CvP et mise à jour CvP

-

Arria® V GZ

Terminaison

Port de racine

Jusqu’à Gen3 x8

Jusqu’à Gen3 x8

Jusqu’à Gen3 x4

Jusqu’à Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8

2e génération, 4e génération, 3e génération et 8e génération

-

-

-

1e génération : init CvP et mise à jour CvP

Gen2 : init CvP et mise à jour CvP

-

Arria® V

Terminaison

Port de racine

Jusqu’à Gen1 x8 et Gen2 x4

Jusqu’à Gen1 x8 et Gen2 x4

Jusqu’à Gen1 x8 et

1e génération : init CvP et mise à jour CvP

Jusqu’à Gen1 x8 et

2e génération x4 (pas de x2)

1e génération x8, 2e génération x4

-

-

-

Jusqu’à Gen1 x8 et Gen2 x4

2e génération : CvP Init

-

Cyclone® V

Terminaison

Port de racine

Jusqu’à Gen2 x4

Jusqu’à Gen2 x4

Jusqu’à Gen2 x4 (pas de x2)

Jusqu’à Gen2 x4 (pas de x2)

2e génération x4

-

-

-

Jusqu’à Gen2 x4

1e génération : init CvP et mise à jour CvP

2e génération : CvP Init

-

  • CvP – Configuration via protocole
  • PRoP – Reconfiguration partielle sur PCI Express
  • SR-IOV - Virtualisation des E/S à racine unique
  • DMA – Accès direct à la mémoire

Mesures de qualité IP

Bases
L’IP de l’année a été publiée pour la première fois 2005
Dernière version du logiciel Intel® Quartus® Prime prise en charge 20.2
Statut Production
Livrables

Les éléments d’offre client comprennent ce qui suit :

Fichier de conception (code source crypté ou netlist post-synthèse)

Contraintes de synchronisation et/ou de disposition

Documentation avec contrôle de révision

Y pour tous, sauf pour la fourniture de fichiers Readme
Tout autre client pouvant fournir des informations IP Exemples de testbench et de conception
GUI de paramétrage permettant à l’utilisateur final de configurer l’IP Y
Le cœur IP est activé pour la prise en charge Intel® FPGA IP Evaluation Mode Y
Langue source Verilog
Langue du testbench Verilog
Pilotes logiciels fournis Y
Prise en charge du système d’exploitation du pilote Linux/Windows
Application
Interface utilisateur streaming Avalon®, Avalon mappée de mémoire
Métadonnées IP-XACT ¡n
Vérification
Simulateurs pris en charge NCSim, ModelSim, VCS
Matériel validé Intel® Arria® 10, Intel® Stratix® 10
Tests de conformité standard de l’industrie effectués Y
Si oui, quel test ? PCI-SIG
Si oui, sur quel appareil Intel FPGA? Intel Stratix 10 GX L-Tile, Intel Stratix 10 GX H-Tile, Intel Stratix 10 DX P-Tile
Si oui, date de fin de vie Août 2019 (Intel Stratix 10 FPGA P-Tile)
Si non, est-ce prévu ? N°1
Interopérabilité
L’IP a subi des tests d’interopérabilité Y
Si oui, sur quel appareil Intel FPGA Intel Stratix 10 GX L-Tile/H-Tile, Intel Stratix 10 DX P-Tile
Rapports d’interopérabilité disponibles Y

Pour obtenir de l’assistance technique sur ce cœur IP, veuillez visiter le centre d’assistance IP PCI Express. Vous pouvez également rechercher des sujets connexes sur cette fonction dans le Centre de connaissances.

Norme de protocole

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