Aperçu
Notre conception de référence pour la démonstration du matériel Ethernet 10 Gbit/s fournit un moyen rapide de mettre en œuvre votre conception basée sur l’Ethernet 10 Gbit/s (10 GbE) dans un Intel® FPGA, et d’observer le trafic réseau en direct circuler dans différentes sections d’un système. Cette conception vous aide également à vérifier votre fonctionnement système basé sur 10 GbE avec une fonction MAC (Media Access Controller) 10 GbE et un module optique pluggable 10 GbE SFP+ standard ou un assemblage de câble en cuivre couplé direct SFP+. Le MAC 10 GbE est validé par l’UNH-IOL.
La conception de référence est construite avec notre MAC 10 GbE et notre fonction XAUI PHY Intel FPGA IP fonction avec quatre émetteurs-récepteurs série 3,125 gigabit (Gb) dans un Intel FPGA pour mettre en œuvre un port XAUI 10 GbE. Le port XAUI est converti en deux XAUI en carte mezzanine à haut débit (HSMC) (de Terasic) en Ethernet série 10 Gbit/s fournissant une interface réseau via un module pluggable optique SFP+ à faible coût ou un assemblage de câbles couplés direct SFP+.
Cette conception de référence démontre le fonctionnement de l’Intel FPGA IP MAC 10 GbE fonctionne jusqu’aux performances maximales de vitesse filaire avec une interface SFP+ à faible coût dans de nombreuses configurations matérielles de boucillage, comme le montre la Figure 1.
Fonctionnalités
- Présente une instance de la fonction Intel FPGA IP MAC 10 GbE et XAUI PHY prenant en charge les opérations 10 GbE en mode XAUI et avec un module optique SFP+ à faible coût ou une interface cuivre. Pour plus d’informations sur les Intel FPGA IP MAC 10 GbE et XAUI PHY, reportez-vous au Guide de l’utilisateur de la fonction Intel FPGA IP Ethernet 10 Gbit/s (PDF) et au Guide de l’utilisateur du cœur IP de l’émetteur-récepteur PHY (PDF).
- Loopbacks système à divers points du chemin de données qui contrôlent, testent et surveillent les opérations 10 GbE.
- Boucle A : interface XGMII, boucil local
- Loop B : interface PMA (serial physical medium attachment) FPGA interface de boucage local
- Boucle C : Broadcom BCM8727 XGXS loopback
- Loop D : loopback série PMA Broadcom BCM8727
- Boucle E : bouc arrière de câble optique externe SFP+
- Tests de rafale aléatoire séquentiels avec le nombre configurable de paquets, le type de données de la charge utile et la taille de la charge utile pour chaque rafale. Un générateur de séquence binaire pseudo-aléatoire (PRBS) génère le type de données de charge utile par incréments fixes ou par séquence aléatoire.
- Statistiques des paquets d’un générateur et d’un moniteur PRBS, d’un émetteur MAC (TX) et d’un récepteur (RX).
- Classification des paquets des différentes longueurs de trame transmises et reçues par le MAC.
- Mesurez le débit du trafic reçu par le moniteur de trafic.
- Interface utilisateur de la console système basée sur Tcl qui vous permet de contrôler dynamiquement le test et de configurer et de surveiller tous les registres de cette conception de référence.
Technologie Intel FPGA démontrée
- Stratix® IV GX FPGA
- Fonction Intel FPGA IP MAC Ethernet 10 Gbit/s
- Fonction Intel FPGA IP XAUI PHY
- interconnexion système Avalon®
Configuration matérielle requise
Exigences logicielles
Logiciel Quartus® II version 11.0 avec les fonctionnalités suivantes :
La carte XAUI double SFP+ HSMC est disponible auprès de Térasic.