Vue d’ensemble
La conception de référence de chemin de données de la puce PHY embarquée Ethernet à trois vitesses à port unique fournit un moyen simple et rapide d’implémenter votre propre conception Ethernet dans un FPGA Intel®. La conception de référence observe également le trafic réseau en direct circulant à travers un câble Ethernet de boucle-retour ou un commutateur Ethernet Gbps. Cette conception vous aide également à vérifier le fonctionnement de votre système Ethernet avec une fonction Ethernet à triple vitesse vérifiée par l’Université Intel du New Hampshire (UNH) et un appareil Ethernet PHY standard standard. Vous pouvez tirer parti de cette conception pour construire votre propre système Ethernet avec un faible risque et un minimum d’effort.
La conception de référence est construite avec Intel® Qsys en utilisant une instance de la fonction Triple-Speed Ethernet MegaCore® dans un Stratix® IV GX ou Arria® II GX FPGA avec des puces Marvell 88E1111 PHY embarquées. Cette conception de référence démontre le fonctionnement de la fonction Triple-Vitesse Ethernet MegaCore® jusqu’aux performances maximales de fil-vitesse dans la configuration matérielle de boucle-retour.
Caractéristiques
- Nécessitez un minimum de matériel pour un test complet.
- Implémentez une instance du noyau de propriété intellectuelle (IP) d’Ethernet à trois vitesses et mettez en charge des opérations Ethernet 10/100/1000 mégabits par seconde (Mbps) dans les modes suivants :
- Mode RGMII sur la conception Arria® II GX
- Mode SGMII avec auto-négociation sur la conception Stratix® IV GX
- Prendre en charge les paramètres de test programmables tels que le nombre de paquets, la longueur des paquets, les adresses MAC (Source and destination Media Access Control) et le type de charge utile-données.
- Test de support avec des rafales aléatoires séquentielles, qui permet la configuration de chaque rafale pour le nombre de paquets, le type de charge utile-données, et la taille de charge utile. Un générateur de séquence binaire pseudo-aléatoire (PRBS) génère le type de données de charge utile dans des valeurs incrémentielles fixes ou dans une séquence aléatoire.
- Démontrer la transmission et la réception des paquets Ethernet par le chemin de bouclage interne aux débits de données théoriques maximums sans erreurs.
- Inclure la prise en charge de la collecte de statistiques de débit.
- Prend en charge l’interface utilisateur de la console système. Cette interface utilisateur, qui est basée sur Tcl, te permet pour configurer dynamiquement, mettre au point, et tester les conceptions de référence.
Technologie Intel® démontrée
- Stratix® IV GX FPGA
- Arria II® GX FPGA
- Fonction MegaCore® Ethernet à trois vitesses
- Concepteur de plate-forme
- Tissu d’interconnexion du système Avalon®
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