Conception de référence de la puce PHY Ethernet à trois vitesses à port unique

Recommandé pour

  • Périphérique : Stratix® IV GX

  • Périphérique : Arria® II GX

  • Quartus® : Inconnu

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La conception de référence du chemin de données de la puce Ethernet embarquée PHY à port unique à trois vitesses fournit un moyen simple et rapide de mettre en œuvre votre propre conception basée sur Ethernet dans un Intel® FPGA. La conception de référence observe également le trafic réseau en direct traversant un câble Ethernet à dos de boucle ou un commutateur Ethernet Gbps. Cette conception vous permet également de vérifier le fonctionnement de votre système basé sur Ethernet avec une fonction Triple Speed Ethernet vérifiée par l’Université d’Intel de New À l’occasion de ce webinaire, ainsi qu’avec un périphérique Ethernet PHY standard standard. Vous pouvez tirer parti de cette conception pour construire votre propre système Ethernet avec un faible risque et un minimum d’effort.

La conception de référence est construite avec Intel® Qsys en utilisant une instance de la fonction MegaCore® Ethernet triple vitesse dans un FPGA FPGA Stratix® IV GX ou Arria® II GX avec puces Marvell 88E111 PHY embarquées. Cette conception de référence démontre le fonctionnement de la fonction MegaCore® Ethernet Triple-Speed jusqu’aux performances maximales de vitesse filaire dans la configuration matérielle à boucle arrière.

Fonctionnalités

  • Nécessitez un minimum de matériel pour un test complet.
  • Implémentez une instance du cœur de propriété intellectuelle (IP) Ethernet à trois vitesses et supportez les opérations Ethernet 10/100/1000 mégabits par seconde (Mbit/s) sur les modes suivants :
    • Mode RGMII sur la conception GX Arria® II
    • Mode SGMII avec négociation automatique sur la conception Stratix® IV GX
  • Paramètres de test programmables d’assistance tels que le nombre de paquets, la longueur des paquets, les adresses MAC (Source et Destination Media Access Control) et le type de données de charge utile.
  • Prise en charge des tests avec des rafales séquentielles aléatoires, ce qui permet la configuration de chaque rafale en raison du nombre de paquets, du type de données de la charge utile et de la taille de la charge utile. Un générateur de séquence binaire pseudo-aléatoire (PRBS) génère le type de données de la charge utile en valeurs incrémentielles fixes ou dans une séquence aléatoire.
  • Démontrez la transmission et la réception des paquets Ethernet via le chemin de boucage interne à des débits de données théoriques maximum sans erreur.
  • Incluez de l’aide pour recueillir les statistiques de débit.
  • Prend en charge l’interface utilisateur de la console système. Cette interface utilisateur, basée sur Tcl, vous permet de configurer, de déboguer et de tester dynamiquement les conceptions de référence.

Technologie Intel® de démonstration

  • Stratix® IV GX FPGAs
  • FPGAs GX Arria II®
  • Fonction MegaCore® Ethernet triple vitesse
  • Platform Designer
  • infrastructure d’interconnexion système Avalon®

Figure 1. Conception de référence de la puce PHY Ethernet à trois vitesses à port unique

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