VHDL : bus bidirectionnel

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Cet exemple met en œuvre un bus 8 bits qui alimente et reçoit les commentaires des broches bidirectionnelles.

Pour plus d’informations sur l’utilisation de cet exemple dans votre projet, consultez :

ssir.vhd (implémentation du bus à trois états)

LIBRARY ieee ;
UTILISEZ ieee.std_logic_1164.ALL ;

ENTITY &
    ENTITY&5006665000 PORT   (ENTITY&100; STD_LOGIC_VECTOR INOUT) ; oe, clk : IN STD_LOGIC ;
        inp     : IN STD_LOGIC_VECTOR (7 DOWNTO 0) ;    outp : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)) ;
FIN de l’en-cas ;

ARCHITECTURE maxpld of il s’agit
d’un signal a : STD_LOGIC_VECTOR  (7 DOWNTO 0) ;  -- DFF qui stocke 
                                             - la valeur de l’entrée.
SIGNAL  b : STD_LOGIC_VECTOR  (7 DOWNTO 0) ;  -- DFF qui 
stocke BEGIN                                        - valeur de commentaires.
    PROCESS(clk)
    BEGIN
    IF clk = '1' AND clk’EVENT THEN  -- Crée les flipflops
        un <= inp ;                    
        outp <= b ;                  
        FIN SI ;
    PROCESSUS DE FIN ;    
    PROCESSUS (oe, paysir)          -- Le début de la représentation de la prélation                    -- des trois états.
        IF (oe = '0') puis
            s’il s'<' « ZZZZZZZZ »
            b <= ssir
        ; autre
            <= a ; 
            b < = 2225 000 000 000
        000 FIN SI ;
    PROCESSUS DE FIN ;
MAXPLD END ;

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